CPLD在高速数据采集系统中的应用

1、cpld在高速数据采集系统中的应用是复杂的pld，专指那些集成规模大于1000门以上的可编程规律器件。它由与阵列、或阵列、输入缓冲、输出宏单元组成，具有门电路集成度高、可配置为多种输入输出形式、多时钟驱动、内含rom或flash(部分支持在系统编程)、可加密、低、低功耗以及支持混合编程技术等突出特点。而且cpld的规律单元功能强大，普通的规律在单元内均可实现，因而其互连关系容易，电路的延时就是单元本身和集总的延时(通常在数纳秒至十数纳秒)，并且可以预测。所以cpld比较适合于规律复杂、输入变量多但对触发器的需求量相对较少的规律型系统。max7000系列产品与高速数据采集系统的要求相符，非常适合

2、于高速设计。由max7000系列cpld设计的高速数据采集系统已经应用在电力系统某精确故障定位系统中。1 高速数据采集系统的硬件结构对于普通的高速数据采集系统而言，除了采纳高速的a/d转换器、高速存储器等高速器件之外，还要解决如何高速寻址、如何控制总线规律、如何举行高速存储以及如何便利地与pc机交换数据等问题。这些问题都是设计一个高速数据采集系统所要共同面向的问题。兼顾这些个性问题，笔者设计了一套以精确故障定位为目的的高速数据采集系统。该系统的硬件框图1所示。在没有故障发生的时候，输入的模拟量通过高速ad芯片ad9225(其转换速率可达到25msps，辨别率为12位)转换成数字量，然后通过cp

3、ld构成的数据总线控制器，以高4位和低8位的形式分离存储在两片横向并联的缓冲ram 628512(存储时光为70ns)中。存储地址由cpld构成的地址发生器产生，地址发生器产生的地址范围可由存储器的容量打算。地址产生器循环计数，数据循环存储。此间的运行彻低不需要cpu控制，系统硬件可自动完成高速数据采集，使硬件的高速性能得到充分运用。cpu2采纳ad公司的aduc812，它本身就是全集成的高性能12位数据采集系统，内部集成了1个12位的。当其检测到输入的模拟量发生了突变时，再经过预定的持续采集时光后，给出触发信号到数据总线控制器和地址总线控制器，由cpu2取得数据总线和地址总线控制权，然后通过

4、双口ram2以及cpld构成的isa总线接口，将缓冲ram 628512中的数据传入pc机。再联合由、cpu1和双口ram1构成的精确授时系统，就可用于精确故障定位或故障录波了。2 max7000系列cpld及其开发平台介绍因为高速数据采集系统的特别要求，在众多的cpld器件中，挑选了ara公司的max系列器件。max系列的高性能和高密度是基于它先进的max(multiple array matrix-多重阵列矩阵)架构，因此为高速应用提供了十分高的性价比。max7000系列还提供了业界速度最快的可编程规律解决计划。它基于 eeprom工艺，传扬延迟最小为3.5ns，可以实现速度高于200mh

5、z的计数器，并且为高密度的器件提供了十分宽的挑选余地，非常适合高速设计时应用。该公司的max+plusii软件是一款易于用法的开发工具，其界面友好，集成化程度高，兼容工业标准，支持flexmaxacex 1k等系列产品。并且为高校提供了同学版软件，在功能上与商业版类似，仅在可用法的芯片上受限制。因为max7000系列的这些优点，以下的设计都基于max7000系列产品。3 cpld在高速寻址中的应用普通的数据采集均需由cpu将a/d转换的结果读入，然后再转存到片外的存储器中，这样起码需要4个机器周期。假如根据普通一个机器周期为1s，那么最高采样率只能达到250khz，绝难满足高速采样的需要。在本

6、系统中，挺直将采样数据存到高速缓冲ram中，而存储器寻址则采纳altera公司的epm7032lc44-6构成的地址发生器来完成。写信号可采纳a/d转换的时钟信号，但需经过一系列分频及规律组合，也可另由电路产生或放在地址发生器中。epm7032lc44-6构成地址发生器的基本原理是采纳5片级联的74161组成20位的同步计数器，第20位接在高速缓冲ram的片选线上，用来切换缓冲存储器组。用cpu2的p1.7控制计数允许端，异步清零，则20位地址线输出保持同步。其详细的实现可以采纳图形编辑输入或者文本编辑输入的办法。下面给出其语言程序。library ieee;use ieee.std_logi

7、c_1164.all;use ieee.std_logic_unsigned.all;entity untitle4 isport(ci : in std_logic;clk : in std_logic;nreset: in std_logic;addbus; buffer std_logic_vector(19 downto 0); ?end untitle4;architecture behave of untitle4 isbeginprocess(clk,nreset)beginif(nreset='0' thenaddbus4 cpld构成数据总线控制器在这个高速数

8、据采集系统中，为了提高数据传输和寻址的速度，在正常采样期间，其数据总线和地址总线并不需要cpu控制，数据存储是由系统硬件自动完成的。但当cpu2监测到输入模拟量的突变时，再经过预定的一段持续采样时光后，就会发出控制信息给地址发生器和数据总线控制器，停止继续存储采样数据和自动产生地址，而由cpu2取得总线的控制权，对处在高速缓冲ram中的故障前后数据举行操作。为避开总线矛盾，就需要一块数据总线的控制器处理好系统总线和局部总线的关系。epm7064可以很好地解决这个问题。在epm7064的内部，用三态门将cpu2的读写控制线、8根数据总线以及ad9225的12根数据线及一根溢出线与控制高速缓冲ra

9、m的读写控制线和数据线隔离开来，由cpu2的p1.7作为cpu2或高速a/d控制总线的控制信号线，这样就能便利地实现缓冲ram数据线拜访控制权的切换。考虑篇幅，不再具体给出实现程序。地址总线控制规律实现办法类似，不再介绍。5 cpld构成的isa总线接口在pc系列机中，i/o空间是自立的，共有1kb(地址编号为000h3ffh)。因为i/o接口一部分分布在主机母板上，另一部分分布在扩展槽上，所以i/o的1024个口地址也分成两个部分，其中前512个由母板上的接口控制器用法，后512个供扩展槽内的接口控制卡用法。而且因为后512个地址中的一部分已经被配置成系统资源的接口，所以真正能被用户设计开发

10、的i/o端口为数不多，而且不延续。这样就不能采纳常规的用pc机提供的地址总线来寻址双口ram的办法，由于这种办法只能寻址其中为数不多而且不延续的一些单元。所以这是一个难点。为此，采纳用pc机的数据线来寻址双口ram的方式，只需占用三个i/o端口，就能寻址囫囵4k的ram区。isa总线接口电路规律框图3所示。采纳了isa插槽中的8位数据线、10位地址线、读写控制线iow和ior以及电源线，并假设用法390h、391h、392h三个端口。当pc机要拜访某一地址单元时，首先通过390h端口将低8位地址送到数据总线上。此时由pc-ab送出的390h信号和iow信号经解码电路输出一个锁存脉冲到锁存器(l

11、),将此低8位地址锁存；然后通过391h端口将高4位地址送到数据总线上，此时由pc-ab送出的391h信号和iow信号经解码电路输出一个锁存脉冲到锁存器(h),将此高4位地址锁存；最后通过392h端口举行读写，只要pc-ab上浮现392h信号，解码电路就输出一个低电平到双口ram的/cs,再按照相应的读写控制信号就能举行读写操作。用altera公司的epm7064slc84-5实现这一接口的vhdl文件如下：port(pcdb: inout std_logic_vector(7 downto 0);pcab: in std_logic_vector(9 downto 0);pcrd: in s

12、td_logic;pcwr; in std_logic;ramdb:inout std_logic_vector(7 downto 0);ramabl:out std_logic_vector(7 downto 0);ramabh:out std_logic_vector(3 downto 0);ramcs:out std_logic;ramwr:out std_logic;ramrd:out std_logic?end isal;architecture behave of isal isbeginramdb'z');pcdb'z');ramabl'z');ramabh'z&#