赛灵思Verilog(FPGA-CPLD)设计技巧

1、赛灵思 Verilog(FPGA/CPLD) 设计技巧以下是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查 。可靠性为时钟信号选用全局时钟缓冲器 BUFG 不选用全局时钟缓冲器的时钟将会引入偏差 。只用一个时钟沿来寄存数据使用时钟的两个沿是不可靠的因为时钟的某沿或者两个沿会漂移 ; 如果时钟有漂移而且你只使用了时钟的一个沿你就降低了时钟边沿漂移的风险。这个问题可以这样来解决就是允许 CLKDLL 自动纠正时钟的占空比以达百分之五十的占空比否则强烈建议你只使用一个时钟沿除了用 CLKDLL 或 DCM 产

2、生的时钟外不要在内部产生时钟 .这包括产生门控时钟和分频时钟作为替代可以建立时钟使能或使用 CLKDLL 或 DCM 来产生不同的时钟信号。 对于一个纯同步设计建议你在任何可能的情况下只使用一个时钟可靠性为时钟信号选用全局时钟缓冲器 BUFG 不选用全局时钟缓冲器的时钟将会引入偏差 。只用一个时钟沿来寄存数据使用时钟的两个沿是不可靠的因为时钟的某沿或者两个沿会漂移 ; 如果时钟有漂移而且你只使用了时钟的一个沿你就降低了时钟边沿漂移的风险。这个问题可以这样来解决就是允许 CLKDLL 自动纠正时钟的占空比以达百分之五十的占空比否则强烈建议你只使用一个时钟沿除了用 CLKDLL 或 DCM 产生的

3、时钟外不要在内部产生时钟 .这包括产生门控时钟和分频时钟作为替代可以建立时钟使能或使用 CLKDLL 或 DCM 来产生不同的时钟信号。 对于一个纯同步设计建议你在任何可能的情况下只使用一个时钟不要在内部产生异步的控制信号 例如复位信号或者置位信号内部产生的异步控制信号会产生毛刺作为替代可以产生一个同步的复位 /置位信号这个信号的译码要比需要作用的时刻提前一个时钟周期不要使用没有相位关系的多个时钟你也许并不总能避免这个条件在这些情况下确定你已使用了适当的同步电路来跨越时钟域不要使用没有相位关系的多个时钟再次你也许并不总能避免这个条件相反许多设计都需要这样在这些情况下确定你已适当地约束了跨越时钟

4、域的路径不要使用内部锁存器内部锁存器会混淆时序而且常常会引入另外的时钟信号内部锁存器在透明门打开时可以被看成是组合逻辑但在门被锁存时可以被看成是同步元件这将会混淆时序分析内部锁存器常常会引入门控时钟门控时钟会产生毛刺使得设计变得不可靠性能逻辑级的时延不要超过时序预算的百分之五十每个路径逻辑级时延可以在逻辑级时序报告或布局后时序报告中找到详细分析了每个路径之后时序分析器将生成每个路径时延的统计量检查一下总共的逻辑级时延超过了你的时序预算的百分之五十吗?IOB 寄存器 IOB 寄存器提供了最快的时钟到输出和输入到时钟的时延首先有一些限制对于输入寄存器在从管脚到寄存器间不能有组合逻辑存在对于输出寄存

5、器在寄存器和管脚之间也不能有组合逻辑存在对于三态输出在IOB 中的所有的寄存器必须使用同一个时钟信号和复位信号而且 IOB 三态寄存器必须低电平有效才能放到IOB 中三态缓冲器低电平有效所以在寄存器和三态缓冲器之间不需要一个反相器你必须使软件能够选用IOB 寄存器你可以设置全局实现选项为输入输出或输入输出选择 IOB 寄存器缺省值为关 (off) 。你也可在综合工具或在用户约束文件UCF 中设定使得能够使用IOB 寄存器句法为 : INSTIOB = TRUE;对于关键的输出选择快速转换速率可以为LVCMOS 和 LVTTL 电平选择转换速率快速的转换速率会降低输出时延但会增加地弹所以你必须在仔细考虑的基础之上选择快速转换速率流水逻辑如果你的设计允许增加延迟对组合逻辑采用流水操作可以提高性能在Xilinx的FPGA 中有大量的寄存器对每一个四输入函数发生器有一个对应的寄存器在牺牲延迟的情况下利用这些寄存器来增加数据吞吐量为四输入的查找表结构进行代码优化记住每一个查找表可以建立一个四输入的组合逻辑函数如果你需要更大的功能记住实现该功能所需的查找表的数目使用 Case语句而不是 if-then-else 语句复杂的 if-then-else 语句通常会生成优先级译码