周边电路设计0719

1、精心整理目录第四章周边电路区设计21.1G0A 设计21.1.1G0A驱动原理简介 21.1.2GOA框架结构和驱动时序详解 21.1.3GOA框架结构和驱动时序详解 51.1.4GOA设计流程71.2Sealarea 设计 91.2.1扫描线和数据线布线 Fan out 91.2.2PLG 走线91.2.3ESD 设计91.2.4Testkeys101.3PAD 设计101.3.1CellTestPad 设计基准 101.3.2FPCPad 设计基准101.3.3COGPad 设计基准111.3.4ViaandlTO 设计基准 11第一章周边电路区设计1.1 GOA设计1.1.1 GOA驱动

2、原理简介.GOA(gateonarray)technology:禾U用薄膜晶体管工艺将栅极驱动电路集成在 Arrayglass上的技术.(2) .GOA的优势：a) 本钱降低:省掉了 GatelC,主要适用大尺寸；b) Module工艺产量&良率提升：无GateICbonding；c) 实现窄边框：Mobile高分辨率产品适用.(3) .关键技术：shiftregister1.1.2 GOA框架结构和驱动时序详解：GOA电路的功能是在一帧时间内,顺序对各行 gate线输出高电平方波,将这 些gate线对应的像素TFT逐行开启,以便data线对像素区内所有子像素完成一次 充电刷新.图1-

3、1GOA电路框架图及时序图一般的GOA设计,在栅极线的两端均会排布 GOA电路,以便Panel可以有 对称的宽度,方便设计和工艺流程,也更满足终端产品对FPD产品的要求.对小尺寸FPD产品,由于栅极线的负载较小,一般可采用GOA交叉驱动,即一边GOA驱动奇数行栅极线,另一边GOA驱动偶数行栅极线,左右互不干扰, 在时间上交错,到达顺序开启栅极线的效果,称为单边驱动,这样可以节省边框 宽度和功耗.对中大尺寸FPD产品,由于栅极线的负载较大,为了正常开启栅极线, GOA 多采用双边驱动,即对于一行栅极线,左右两边均会有一个 GOA单元对其进行充 电,在此种情况下,左右 GOA电路设计完全对称,称为

4、双边驱动.如图1-1是一个GOA框架图和时序图仅画出了左半部,假设本例为双边驱 动,下面以本GOA电路为例子,说明GOA的工作时序原理.GOA电路的输入信号：a时钟信号：一组或多组,每组包含互补的 CLK和CLKB信号,每组时钟 信号对应一组 GOA单元,本例中有2组GOA信号,CLK1 &CLK3互补,对应奇 数组GOA单元,CLK2&CLK4互补,对应偶数组GOA单元,如右边时序图所示.b恒压信号：高电平 VGH,低电平VGL,一般需要一个 VGH,个VGL , 根据GOA单元内电路结构的不同,也可能不需要或者需要多个 VGH或VGL信号由于每个GOA单元所需的恒压信号类型

5、和连接方式都是相同的,所以图中未画 出.c开启信号：每组GOA单元的第一个GOA单元所需的输入信号STV,根 据GOA电路结构的不同,需要一个或多个 STV信号,本例中2组GOA单元,只 需要一组STV信号.2GOA电路的输出信号：顺序对各栅极线输出方波脉冲移位存放器功能,如图1-x中的G1G6等.3GOA单元GOAunit16等介绍：aGOA单元的开启条件：一个GOA单元所连接的CLK信号,会周期性的出现高电平方波,在 CLK出 现高电平方波时,在满足以下两个条件时,该 GOA单元会输出高电平方波,开启 栅极线所连接的像素TFT:i. 在该高电平方波前,该行GOA收到了 INPUT信号输入的

6、开启信号,对每 组GOA的第一个GOA单元本例中的GOAunit1 &2 ,INPUT信号为限制单元提 供的STV信号,对其余GOA单元,INPUT信号由本组GOA内上一个GOA单元 的output提供,如图中所示的“ In putt on ext.ii. 在该高电平方波前,该行GOA未收到RESET信号输入的关闭信号,对每 组GOA的最后一个GOA单元本例中未画出,RESET信号由本组GOA内下一 个GOA单元的output提供,如图中所示的“ ResettopreviouS',特别地,对每组 GOA的最后一个GOA单元,由于已经是最后一个GOA单元,所以需要增加额外 的电路

7、设计,来对其提供 RESET信号.b每个GOA单元的输出：i. 如满足以上2个条件,那么该GOA输出高电平方波,开启其连接栅极线上 方的像素TFT.ii. 其输出还将作为RESET信号连接至本组GOA内上一个GOA单元,用于 关闭上一个GOA单元的输出第一个GOA单元无需输出RESET信号.iii. 其输出还将作为INPUT信号连接至本组GOA内下一个GOA单元,用于本行 GOA对应开启时间结束后,开启下一个GOA单元最后一个GOA单元无需输出 INPUT 信号.时序说明：a结合以上对各单元和信号的解释,说明 GOA的整体工作时序：一帧开始后,限制单元对 GOA电路输入所需的STV信号和CLK

8、信号,各组 GOA的第一 GOA单元接收到STV信号,在各自对应的CLK高电平时,输出高 电平方波,如时序图的 G1&G2,该输出不仅用于其对应栅极线的开启,也作为 INPUT信号作用于下一个GOA单元.从各组GOA的第二个GOA单元开始,后续GOA单元接收到其前一个GOA 单元提供的INPUT信号,在各自对应的CLK高电平时,输出高电平方波,该输 出不仅用于其对应栅极线的开启,也作为INPUT信号作用于下一个GOA单元,还作为RESET信号作用于上一个GOA单元.如此直至最后一个GOA输出结束为 止如上所述,最后一个 GOA无需输出INPUT .每个GOA单元会在本行开始输出时,关闭

9、同组内上一行 GOA的输出,其下 一行GOA,也将在本行输出结束之后开始输出并关闭本行输出, 如此,各组GOA 即可实现顺序输出,实现了 shiftregister的功能.如时序图中G1-G3-G5顺序无交 叠的输出,G2-G4-G6顺序无交叠的输出.b使用多组GOA单元的方法：由时序图可看出,第二组CLKCLK2&CLK4,相对于第一组 CLKCLK1 &CLK3 延后半个方波宽度,由此导致其输出也相对延后半个宽度,由此出现了各组output 之间的交叠,为了保证正常的像素充电,具体方法是：i. 设置STV时间和CLK方波宽度为实际每行栅极线开启时间的 2倍图中 H表示每行栅

10、极线分配的实际开启时间.ii. 每次只在栅极线开启的后一半时间进行像素充电,如图中各输出波形上灰 色方框所占据区域.c使用多组GOA单元的原因：i. 降低功耗ii. 提升驱动水平不利影响是会增加边框宽度和引入信号线数目,设计时需权衡.(5)单边驱动的GOA图1-2单边驱动的GOA电路框架图及时序图图1-2为4CLK的单边驱动GOA的框架图和时序图,与双边前述双边驱动 4CLK原理相似,读者可自行分析.1.1.3 GOA单元电路结构详解：上一节详细说明了 GOA整体电路的框架图和工作时序,下面介绍具体 GOA 单元内的电路组成,说明其如何实现上一节所介绍的时序功能.(1) 4T1C结构GOA介绍

11、图1-34T1CGOA电路及时序图4T1C是最根本的a-SiGOA单元电路,由于存在噪声严重等问题,现在已经不 采用,下面结合图1-3电路及时序图说明4T1CGOA单元电路工作原理.Step：没有In put信号输入GOA单元,虽然CLK电压会出现高电平,但 是由于PU点保持低电压,TFTT1处于关闭状态,GOA无输出.Step：I nput 信号(一般 GOA 单元的 In put 为 OutputN-1,第一行 GOA 单 元的In put为STV)通过T4输入,使PU点变为高电平,M3开启,但此时CLK 处于低电平,所以GOA仍然无输出.Step：CLK变为高电平,由于PU点已经为高电平

12、,所以T1开启,且Output 会输出高电平,由于电容 C1,以及T1自身的寄生电容的存在,随着 Output电位 的抬高,PU点电位会进一步抬高,从而 T1开启更大,进一步提升T1充电水平, 保证像素充电.Step®： CLK变为低电平,RESET变为高电平,PD点抬高,从而T2与T3 开启,PU点和Output被VGL拉低为低电平,输出关闭.Step：回到step状态,一直保持无输出,直到下一帧扫描.(2) 12T1C结构GOA介绍12T1CGOA电路结构为BOE申请专利的GOA电路结构,目前工程中常用的 GOA电路均采用这种结构,或者由这种结构演化而来,下面结合图1-1-4-4

13、详细介 绍该电路的工作原理.Step：没有In put信号输入GOA单元,虽然CLK电压会出现高电平,但 是由于PU点保持低电压,TFTM1处于关闭状态,GOA无输出.Step®： I nput 信号(一般 GOA 单元的 In put 为 OutputN-1,第一行 GOA 单元的 In put为STV)通过M1输入,使PU点变为高电平,M3开启,但此时CLK处于低 电平,所以GOA仍然无输出.Step®： CLK变为高电平,由于PU点已经为高电平,所以M3开启,且Output 会输出高电平,由于电容C1,以及M3自身的寄生电容的存在,随着 Output电位 的抬高,PU

14、点电位会进一步抬高,从而M3开启更大,进一步提升M3充电水平, 保证像素充电.PU点为高电平时,M6,M8开启,所以PD点被保持低电平.Step：CLK变为低电平,RESET变为高电平,M2,M4开启,PU点和Output 被拉低,输出关闭,PU拉低后,M6,M8关闭,PD点被CLKB通过M5, M9充 电为高电平.Step：回到step状态,一直保持无输出,直到下一帧扫描.且 PD点会在 CLKB为高电平时保持抬高,从而通过M10和M11对PU和OUTPUT放电,降低 噪声.图1-412T1CGOA电路及时序图1.1.4 GOA设计流程：(1) TFT模型参数提取根据TFT-LCD产线的样品

15、TFTI-V特性测试数据和TFT阈值电压漂移测试数 据,通过参数提取软件提取仿真模拟所必要的TFT模型参数和阈值电压漂移模型参数,考虑工艺波动、设备状况等对 TFT特性的影响,电路模拟时应采用相应产 线最新的模型参数(半年之内),并在上下温模拟时将工艺波动反映在模型参数上.(2) 设计目标建立在工程Kickoff立项后,根据工程主要性能指标确定 GOA单元电路结构和驱动I时序、级联方式,比方新月工程是 a-si12T1C,香格里拉和玉龙雪山是a-siTIG(Time In tervalmethodGOAtech.) 9T1C,8CLK.最后通过以上两项确定 GOA 输出 指标.(3) 单个GO

16、A单元内元件大小初步确定根据设计目标给出的模拟条件及给定的 gatel in eload, datal in eload,对单个GOA 单元内的TFT及电容大小进行初步确定,使得输出满足 Spec值且最优,即Vmax 最大,Na,Nb最小,Tr,Tf最小.优化顺序(以a-si为例):输出TFT一输入TFT-充电限制单元及放电限制单 元比例确定充电限制单元及放电限制单元尺寸确定复位TFT 电容确定.(4) 简化GOA驱动模型优化结合驱动时序,搭建简化 GOA驱动单元(比方以18行GOA驱动模型来模拟 900行GOA驱动电路),在低温,常温,高温状态下对 TFT和电容大小进行进一 步优化,防止高温

17、下迁移率升高出现误输出,低温下迁移率降低出现不能正常输 出的情况.(5) 优化校正以中得到的优化结果画出GOA电路的初步layout幅员,通过幅员计算出实 际各TFT的CGDO,CGSO,并从实际panellayout幅员中计算出的datalineload和 gatelineload等数据,将以上数据反应到简化 GOA模型中重复(4)所进行的步骤,对优化进行校正(6) 完整的GOA驱动模型目标参数检查以优化校正以后的简易模型为根底,搭建完整的GOA驱动模型(即实际panel 需要多少条gateoutput就模拟多少条输出),并对所有目标参数进行检查：Tr,tf,Vmax,Noise,charg

18、i ngratio,temp.(LT,RT,HT),power,etc.(7) GOAlifetime 检查根据中的得到的阈值电压漂移模型,和 GOA单元中各TFT在设计时序下 受到正向偏压的施加时间比例,对阈值电压漂移进行计算,并根据计算结果,对 各TFT模型进行修正,之后对 GOAlifetime到达设计目标.(8) GOALayout结合产线process参数和designrule进行GOAlayout.对使用UV光进行sealant 固化工艺的产线,在GOA设计时应结合UV透光率需求进行设计,对使用热固化 sealant工艺的生产线,不需要考虑UV透光率,在layout时候尽量最大化空

19、间利 用率以保证最小border宽度即可.(9) 图纸检查a) MASK幅员全部完成后进行 MaskCheck会议,GOAlayout是其中check的 一局部.1 ,宀uyb) 工程PL负责召开DesignCheckMeeting,参加人包括设计工程师、工艺工 程师及相应的主管领导.-c) MaskCheck小组在CAD室或是其它可以看到 Mask设计幅员的地方进行 MaskCheckod) GOA设计担当根据MaskCheck的内容修改Mask幅员,修改完毕后须再次 确认.e) 如无修改内容,那么提交审批,设计完成.1.2 Sealarea 设计1.2.1 扫描线和数据线布线(Fanout

20、)扫描线和数据线布线在像素区,是以亚像素大小为间距而平行地排列,但是, 在面板的周围,需要挪出一些空间供其他使用,因此,布线在像素阵列之外会向 内聚缩.扫描线和数据线布线要与相应的驱动IC相连接,bondingpad的节距要比亚像素的节距更小.在满足Desig nrule的前提下,设计适宜的Fan out走线线宽和间距,尽量减小 Fan out走线电阻.为了缩短最短Fanout线与最长Fanout线间的电阻差值,使整个面板上电阻分 布更均匀,设计之字形走线.1.2.2 PLG 走线除了 Fan out布线以外,周边其他的引线统称为 PLG走线在面板周边环绕像素阵列,尽可能均匀地分布很宽的共电极

21、电源布线,以降 低电阻.在扫描线与数据线聚缩布线的外侧,加上几条共电极电源布线与连接端 子.1.2.3 ESD 设计TFTLCD制程过程中,必然产生静电,当静电累积到一定程度,会产生很大 的电压差,使得累积的电荷具有足够的能量离开原来的位置与极性相反的电荷中 和,电荷移动现象在很短的时间内完成,过程中产生很大的电流,让累积的电荷 流失,使得电压差很快地降低.这样的放电过程破坏力很大,为了防止这种破坏, 故需要ESD设计.ESD电路结构一般采用：TFT的栅极与源极相接,即形成一个二段的TFTdiode 元件,再把TFTdiode元件并联,构成短路环.ESD电路中的TFT等效电阻,需要保证在正常信号时,要保证 TFT不工作, 正常信号不会损失；在有静电电压时,TFT工作,尽快把静电电压传输到短路环 上,防止静电破坏.故ESD中TFT等效电阻设计尤为重要,即 TFT的W/L设计 尤为重要.根据Panel尺寸,分辨率,初步确定 ESDTFTW/L,使用Spice模拟软件,建 立ESD电路模型,模拟ESD电路的放电情况与保持情况,分析模拟结果,确认设 计是否可以达成目标,如果到不到目标,判断影响因子,修改设计.1.2.4 TestkeysCD测试键这个测试键的目的,是监测所设计的 pattern,