xilinxFPGA的配置设计实用教案

1、内容提要(ni rn t yo) 本章介绍了Xilinx公司的FPGA下载(xi zi)配置模式，Virtex-系列器件下载(xi zi)配置流程、模式和电路设计， Altera公司的下载(xi zi)电缆的结构和下载(xi zi)模式，Altera公司的下载(xi zi)电缆的配置电路设计，Altera公司的配置芯片和配置芯片构成的配置电路设计。第1页/共33页第一页，共34页。知识(zh shi)要点： 下载配置模式(msh) 下载配置流程 下载电缆 配置芯片 配置电路设计第2页/共33页第二页，共34页。教学(jio xu)建议: 本章的重点(zhngdin)是掌握Xilinx公司和Al

2、tera公司的FPGA器件的下载配置电路设计。建议学时数为4学时。注意区分Xilinx公司和Altera公司的FPGA器件的下载配置电路设计的不同点。注意同一公司，不同下载模式的下载配置电路的设计也是不同的。注意不同型号的配置芯片使用方法以及配置电路的设计，多个器件配置电路的连接方法。本章给出了一些典型的设计例，学习中可以通过改变器件型号和配置模式，进行配置电路设计的练习，加深对问题的理解。第3页/共33页第三页，共34页。6.1 Xilinx的FPGA下载(xi zi)配置电路设计 6.1.1 Xilinx FPGA的下载配置(pizh)模式 针对不同的器件类型和应用场合，Xilinx公司为

3、其FPGA系列产品提供了多种下载配置(pizh)模式，如下所示：第4页/共33页第四页，共34页。1. JTAG模式(msh) JTAG模式是基于 IEEE1149.1和 IEEE1532的下载配置模式，通过TDI（数据输入(shr)）、TDO（数据输出）、TMS（测试模式）和TCK（测试时钟）等四根信号线实现FPGA的下载与配置。在JATG模式中需要其他可编程微控制器的支持。第5页/共33页第五页，共34页。2. Parallel模式(msh) Parallel模式仅支持Virtex系列和Spartan系列器件，通过8bit的并行数据下载，实现FPGA的高速(o s)配置。Parallel模

4、式的配置时钟CCLK由FPGA外部提供。第6页/共33页第六页，共34页。3. Master Serial模式(msh) Master Serial模式支持Xilinx公司的所有 FPGA产品。Master Serial模式通过读取串行 PROM的数据(shj)，实现FPGA的在线配置。在 Master Serial模式中必须使用Xilinx公司专用的 PROM。Master Serial模式的配置时钟 CCLK源于 FPGA内部。第7页/共33页第七页，共34页。4. Slave Serial模式(msh) Slave Serial模式支持(zhch)Xilinx公司的所有 FPGA产品。S

5、lave Serial模式类似于 Master Serial模式，但其配置时钟CCLK由FPGA外部提供。在Slave Serial模式中需要其他可编程微控制器支持(zhch)。第8页/共33页第八页，共34页。5. Master Select MAP模式(msh) Master Serial MAP模式支持Virtex-等FPGA产品。Master Serial MAP模式通过读取串行 PROM的数据，实现FPGA的在线配置。在 Master Select MAP模式中必须使用Xilinx公司专用(zhunyng)的 PROM。Master Serial MAP模式的配置时钟 CCLK源于

6、FPGA内部。第9页/共33页第九页，共34页。6. Slave Select MAP模式(msh) Slave Select MAP模式支持Virtex-等FPGA产品(chnpn)。Slave Select MAP模式类似于 Master Serial MAP模式，但其配置时钟CCLK由FPGA外部提供。在Slave Select MAP模式中需要其他可编程微控制器的支持。第10页/共33页第十页，共34页。6.1.1 Xilinx FPGA的下载(xi zi)配置模式 Xilinx公司提供两种PROM对其FPGA系列产品进行在线配置。其中(qzhng)，XC1800系列PROM可多次擦写

7、，支持JTAG在线编程。XC1700系列PROM为一次性编程器件，不支持JTAG在线编程。使用第三方编程器对Xilinx公司的PROM系列产品进行下载配置时，需要对FPGA设计文件进行格式转换。在同一个FPGA的下载配置电路中，为了满足不同应用要求，可以通过改变FPGA的M2、M1和M0管脚连接，实现FPGA下载配置模式的切换，即利用同一下载配置电路可以实现多种下载配置模式。第11页/共33页第十一页，共34页。 在实际应用中，使用嵌入式下载配置方式，可以节约成本和简化PCB板设计。嵌入式下载配置利用微处理器或其他可编程控制器件，对FPGA产品进行下载配置。在嵌入式下载配置过程中，M2、M1、

8、M0引脚端应设置为JTAG、Slave Serial或 Slave Select MAP模式，下载配置的数据可以存放在Xilinx公司专用(zhunyng)PROM或其他存储器件中。当M2、M1、M0设置为 Slave Serial模式时，通过控制 PROGB引脚端，可以实现FPGA的重新配置。当M2、M1、M0设置为 Slave Select MAP模式时，通过控制 PROGB、RDWRB和 CSB引脚端，可以实现FPGA的重新配置和部分配置。第12页/共33页第十二页，共34页。6.1.2 Virtex-系列(xli)器件下载配置电路设计 Xilinx公司不同类型的FPGA器件下载配置(p

9、izh)模式不完全相同， 下面以Virtex-系列器件为例说明Xilinx公司的FPGA的下载配置(pizh)设计过程。第13页/共33页第十三页，共34页。Virtex-系列器件(qjin)的下载配置流程 Virtex-系列器件的下载配置流程如图6.1.1所示，主要包括： （1）Power Up（加电） Power Up是Virtex-系列器件的加电过程。其中，内核电压VCCINT1.5V，IOBank 4的 VCCO和 VCCAUX的供电电压应大于 1.5V。 （2）Clear Configuration Memory（清配置存储器） 清配置存储器的触发(chf)条件是将PROGB引脚端置

10、低，并保持低电平大于300ns。FPGA的所有与配置无关的引脚端将保持3态，INIT-B和DONE引脚端为低电平。第14页/共33页第十四页，共34页。 （3）初始化 将INIT-B引脚端置为高电平，采样模式控制引脚端（Sample Mode Pins），并读入 M2、M1和 M0。如果(rgu)在初始化过程中保持INIT-B为低电平，可以延迟配置数据的下载过程。Master Serial/Master Select MAP CCLK Begins（Master Serial/Master Select MAP模式 CCLK 启动）。 （4）Load Configuration Data Fr

11、ames（下载配置数据） 在配置数据的下载过程中，将对配置数据进行CRC校验（CRC Correct）。如果(rgu)CRC出现错误，INIT-B引脚端将被重新置为低电平，并终止器件的启动过程。第15页/共33页第十五页，共34页。 （5）器件启动(qdng)（Start -Up） Virtex-系列器件的器件启动(qdng)顺序可以在软件中改动，其默认的启动(qdng)顺序是：释放DONE引脚端；将GTS置低，激活所有1O引脚端；将GWE置位，释放所有的RAM和逻辑单元；将EOS置位。第16页/共33页第十六页，共34页。 图6.1.1 Virtex-系列器件的下载配置(pizh)流程第17

12、页/共33页第十七页，共34页。Virtex-系列器件下载配置模式(msh)设置 Virtex-系列器件支持“Master Serial Programming Mode”、“Master SelectMAP Programming Mode”“Slave Serial Programming Mode”“Slave SelectMAP Programming Mode”“JTAG/ Boundary Scan Programming Mode”。设置Virtex-系列器件的M2、M1、M0引脚端状态(zhungti)，可以确定下载配置模式，如表6.1.1所示。第18页/共33页第十八页，共3

13、4页。 第19页/共33页第十九页，共34页。 表6.1.2 Virtex-系列器件(qjin)与下载配置电路有关的引脚端第20页/共33页第二十页，共34页。3. Virtex-系列器件的下载(xi zi)配置电路设计 （1）Virtex-下载配置端 在Virtex-系列器件中与下载配置电路有关的引脚端如表6.1.2所示。应注意的是： Virtex-系列器件中与下载配置有关的引脚端，有一部分是专用引脚端，另一部分是可以作为(zuwi)用户1O的复用引脚端。考虑到设计的稳定性，建议不使用这部分复用引脚端。第21页/共33页第二十一页，共34页。 （2）Virtex-加电要求 为保证Virtex

14、-系列器件的正常加电，Xilinx公司在Virtex-数据手册中规定： VCCINT、VCCAUX和 Vcco的加电过程既不应快于1ms，也不应慢于 50ms。 Virtex-加电过程中的最小电流要求不同型号是不同的，设计时需要根据具体的型号设计下载配置电路。 VCCINT、VCCAUX和 Vcco的加电顺序没有具体要求。一般，在保证VCCINT和 Vcco的电气参数(cnsh)情况下，采用先VCCINT后Vcco的加电顺序，将提高FPGA系统的使用稳定性。第22页/共33页第二十二页，共34页。 （3）Virtex-下载配置电路设计 设计过程中，首先应该熟悉下载配置引脚端和Virtex-加电

15、要求，然后依据选定的下载配置模式进行下载配置电路设计。Xilinx公司(n s)针对不同类型的FPGA器件提供了相应的下载配置电路，XIlinx公司(n s)提供的Virtex-系列器件下载配置电路如图6.1.2图6.1.9所示。第23页/共33页第二十三页，共34页。 图6.1.2为使用(shyng)System ACE（System Advanced Configuration Environment）配置Virtex-的下载配置电路，电路利用ACE Controller（ACE微控制器）和 ACE CompactFlash完成Virtex-的下载配置。图6.1.3 为使用(shyng)C

16、PLD和PROM配置Virtex-的下载配置电路图6.1.4 为使用(shyng)EPROM配置Virtex-的下载配置电路。图6.1.5为 Master Serial Mode 配置电路。图6.1.6 为Master/Slave Serial Mode 配置电路。图6.1.7为 Master SelectMAP Programming Mode配置电路。图6.1.8为 Slave SelectMAP Mode配置电路。图6.1.9为 JTAG Mode配置电路。第24页/共33页第二十四页，共34页。 图6.1.2 使用(shyng)System ACE配置Virtex-的下载配置电路第25

17、页/共33页第二十五页，共34页。 图6.1.3 使用(shyng)CPLD和PROM配置Virtex-的下载配置电路第26页/共33页第二十六页，共34页。图6.1.4 使用(shyng)EPROM配置Virtex-的下载配置电路第27页/共33页第二十七页，共34页。 图6.1.5 Master Serial Mode 配置(pizh)电路第28页/共33页第二十八页，共34页。图6.1.6 Master/Slave Serial Mode 配置(pizh)电路第29页/共33页第二十九页，共34页。图6.1.7 Master SelectMAP Mode配置(pizh)电路第30页/共33页第三十页，共34页。图6.1.8 Slave SelectMAP Mode配置(pizh)电路第31页/共33页第三十一页，共34页。 图6.1.9 JTAG Mode配置(pizh)电路第32页/共33页第三十