01期末考试试卷A卷(EDA技术_06通信本).

1、O题号一二三四五六七八九十总分得分题号一题号石家庄学院 2008 2009 学年第二学期EDA 技术期末考试试卷系电气信息工程 专业通信工程班级 06 级班姓名学号一、填空题（本大题共 10 个小题，每题 2 分,共 20 分1传统的电子设计方法通常是 _ , EDA 技术采用的设计方法是。2. VHDL 源程序的扩展名为 _仿真文件的扩展名为 _配置文件的扩展名为 _, PC 机对 FPGA 的直接配置方式是 _ 式。3. 目前常用的可编程逻辑器件以 CPLD 和 FPGA 为主,其中 _ 基于?找表结构的可编程逻辑器件4. 一个 VHDL 设计实体最基本的结构包括 _ 和_ ; VHDL

2、程序中的注释用_示。O5. VHDL 程序中时钟 CLK 的下降沿表示为6. VHDL 程序的元件例化语句中,元件端口名与实例连接端口名的关联方式有_ 和_种方式。7. 在 VHDL 语法规则中，变量是一个局部量,只能在_ 和_ 中使用;变量_能/不能将信息带出对它做出定义的当前结构。8. 进程既可以通过 _ 信号的变化来启动,也可以由满足条件的 _句来激活9. 信号 al 的定义为 SIGNAL al : STD_LOGIC_VECTOR（ 4 DOWNTO 0 ,贝 U 执行语句 a1 1 , OTHERS=a 的值为 _。10. 编程下载过程中引脚锁定的目的是二、选择题（本大题共 10

3、小题，每题 2 分,共 20 分1. 现场可编程门阵列的英文简称是 _。（A FPGA B PLA C PAL D PLD2. 在 EDA 工具中,能将硬件描述语言转换为硬件电路的工具软件称为（A 仿真器 B 综合器 C 适配器 D 下载器3. 在 VHDL 中,PROCESS 结构内部是由 _句组成的。（A 并行 B 顺序 C 顺序和并行 D 任何4. 下面数据中属于位矢量的是_ 。（A 4.2 B 3 C 1 D “ 11011 ”5. 下面哪一个可以用作 VHDL 中的合法的实体名 _ 。（A OR B VARIABLE C SIGNAL D OUT16. 不完整的 IF 语句，其综合结

4、果可实现 _ 。（A 时序电路 B 双向控制电路C 条件相或的逻辑电路 D 三态控制电路7. 下列关于 CASE 语句的说法不正确的是_ 。（A 条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。B CASE 语句中必须要有 WHEN OTHERS=NULL;语句。C CASE 语句中的选择值只能出现一次,且不允许有相同的选择值的条件语 句 出现。D CASE 语句执行必须选中，且只能选中所列条件语句中的一条。8. VHDL 语言支持四种常用库,哪种库是用户的 VHDL 设计现行工作库？（AIEEE 库 B VITAL 库 C STD 库 D WORK 工作库 9.进程中的信号赋值语

5、句，其信号更新是_ 。（A 立即完成 B 在进程的最后完成C 按顺序完成 D 都不对装订10.在一个 VHDL 设计中 idata 是一个信号,数据类型为 integer ,下面哪个赋值句是不正确的_。A idata = 16#20#; B idata = 32; C idata = 10E3;D idata = B#1010#;三、可编程逻辑电路设计（本大题共 2 小题，每题 8 分,共 16 分1.用可编程与或阵列结构实现下述组合逻辑电路F 仁 ABC ACD BCD + F 2=A C D +B C +C D F3=ABC+ACD+BCD+BD F 4=BC +B C D +B D2.用

6、 SRAM 实现查找表结构的可编程组合逻辑电路。已知容量为 164的 SRAM 的外部接线如下图所示,确定 SRAM 各存储单元中存储的值以实现上题中 的组合逻辑 F1、F2、F3、F4。F4F3F2F1写出 SRAM 中各存储单元的内容。四、VHDL 程序填空（本题共 10 分，每空 1 分ABCD以下程序是一个 09 计数器的 VHDL 描述，试补充完整LIBRARY IEEE;USE_ ;USE IEEE.STD_LOGIC_UNSIGNED.ALL;_ CNT10 ISPORT (CLK, RST, EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR

7、(3DOWNTO 0;COUT : OUT STD_LOGIC ;END CNT10;_ behav OF CNT10 IS BEGINPROCESS( CLK, RST, EN_ CQI : STD_LOGIC_VECTOR( 3 DOWNTO 0 ; BEGINIF RST = 1 THEN_ ;-计数器清零复位ELSIF_ THEN -检测时钟上升沿IF EN =1 THEN-检测是否允许计数(同步使能IF CQI 9 THEN_ ;-允许计数，检测计数值小于 9 则计数值加 1 ELSE_ ; -大于 9,计数值清零END IF; END IF;END IF;IF CQI =9 THE

8、N_ ;-计数大于 9,输出进位信号ELSE COUT = O; END IF;-将计数值向端口输出END PROCESS; END behav;装五、分析题（本大题共 3 小题，每题 8 分,共 24 分得分评卷人1.某工程中包含下述 VHDL 程序，分析并画出各程序所实现电路（元件的电路原理图并画出该工程实现的总电路的原理图。工程的顶层设计文件为 zuhedianlu . vhd。ENTITY and_gate IS PORT（ m, n :IN BIT ;p : OUT BIT ; END an d_gate ;ARCHITECTURE behavior OF an d_gate IS

9、BEGINPROCESS( m, n, p BEGINp = m AND n ; END PORCESS ; END behavior ;ENTITY or_gate IS PORT( r, s : IN BIT ; q : OUT BIT ; END or_gate ;ARCHITECTURE behavior OF or_gate IS BEGINPROCESS( r, s, q BEGINq a, n = b, p= t1 ;u1 : an d_gate PORT MAP( m = b, n = c, p= t2 ; u3 : or_gate PORT MAP( t1, t2,f ; E

10、ND struct ;该工程所实现电路的总电路图为2.分析下面的程序并在右侧画出该程序的RTL 电路LIBRARY ieee;USE ieee.std_logic_1164.all; ENTITY dff3 ISPORT (clk, d1 : IN STD_LOGIC ;q1 : OUT STD_LOGIC ; END ;ARCHITECTURE bhv Of dff3 IS SIGNAL a, b : STD_LOGIC ; BEGINPROCESS ( clk BEGINIF clkevent AND clk =1 THEN a= d1 ; b= a; q1 = b; END IF;END PROCESS ; END;and_gate 的电路图及功能：or_gate 的电