D触发器的设计

1、精品文档目录第一章绪论11.1简介11.1.1集成电路11.1.2版图设计11.2软件介绍21.3标准单元版图设计21.3. 1标准单元版图设计的概念21.3.2标准单元版图设计的历史21.3.3标准单元的版图设计的优点 31.3.4标准单元的版图设计的特点 3第二章D触发器的介绍42. 1简介42.2维持阻塞式边沿D触发器42.2. 1电路工作过程42.2.2状态转换图和时序图52.3同步D触发器52. 3. 1电路结构52.3.2逻辑功能62.4真单相时钟(TSPC)动态D触发器 6第三章0. 35um X艺基于TSPC原理的D触发器设计 83. 1电路图的设计83. 1. 1创建库与视图

2、83. 1.2基于TSPC原理的D触发器电路原理图83.2创建D触发器版图93.2. 1设计步骤93. 2.2器件规格113.3设计规则的验证及结果 11第四章课程设计总结13参考文献14AHA12GAGGAGAGGAFFFFAFAF第一章绪论1.1简介1.1.1集成电路集成电路（Integrated Ci rcu i t,简称IC）是20世纪 60年代初期发展起来的一种新型半导体器件。它是经过氧 化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具 有一定功能的电路所需的半导体、电阻、电容等元件及它们 之间的连接导线全部集成在一小块硅片上，然后焊接封装在 一个管壳内的电子器件。其封装外壳有圆

3、壳式、扁平式或双 列直插式等多种形式。是一种微型电子器件或部件，采用一 定的工艺，把一个电路中所需的晶体管、二极管、电阻、电 容和电感等元件及布线互连一起，制作在一小块或几小块半 导体晶片或介质基片上，然后封装在一个管壳内，成为具有 所需电路功能的微型结构；其中所有元件在结构上已组成一 个整体，使电子元件向着微小型化、低功耗和高可靠性方面 迈进了一大步。集成电路发明者为杰克基尔比（基于硅的 集成电路）和罗伯特诺伊思（基于错的集成电路）。当今 半导体工业大多数应用的是基于硅的集成电路。1.1.2版图设计版图(Layout)是集成电路设计者将设计并模拟优化后 的电路转化成的一系列几何图形，包含了集

4、成电路尺寸大 小、各层拓扑定义等有关器件的所有物理信息。集成电路制 造厂家根据 版图 来制造掩膜。版图的设计有特定的规则， 这些规则是集成电路制造厂家根据自己的工艺特点而制定 的。不同的工艺，有不同的设计规则。设计者只有得到了厂 家提供的规则以后，才能开始设计。版图在设计的过程中要 进行定期的检查，避免错误的积累而导致难以修改。很多集 成电路的设计软件都有设计版图的功能，Cadence的 Virtuoso的版图设计软件帮助设计者在图形方式下绘制版 图。对于复杂的版图设计，一般把版图设计分成若干个子步 骤进行：(1) 划分为了将处理问题的规模缩小，通常把整个电路 划分成若干个模块。(2) 版图

5、规划和布局是为了每个模块和整个芯片选择一个好的布图方案。(3) 布线完成模块间的互连，并进一步优化布线结果。(4) 压缩 是布线完成后的优化处理过程，他试图进一步 减小芯片的面积。1.2软件介绍目前大部分IC公司采用的是UNIX系统，使用版本是 SunSo I ar i So版图设计软件通常为Cadence ,它是一个大 型的EDA软件，它几乎可以完成电子设计的方方面面，包括 ASIC设计、FPGA设计和PCB设计。软件操作界面人性化， 使用方便，安全可靠，但价格较昂贵。1.3标准单元版图设计1.3.1标准单元版图设计的概念标准单元，也叫宏单元。它先将电路设计中可能会遇到 的所有基本逻辑单元的

6、版图，按照最佳设计的一定的外形 尺寸要求，精心绘制好并存入单元库中。实际设计ASIC电 路时，只需从单元库中调出所要的元件版图，再按照一定 的拼接规则拼接，留出规则而宽度可调的布线通道，即可精品文档顺利地完成整个版图的设计工作了。基本逻辑单元的逻辑功能不同，其版图面积也不可能是 一样大小的。但这些单元版图的设计必须满足一个约束条件, 这就是在某一个方向上它们的尺寸必须是完全一致的，比 如说它们可以宽窄不一，但它们的高度却必须是完全相等 的，这就是所谓的“等高不等宽”原则。这一原则是标准单 元设计法得以实施的根本保证。1.3.2标准单元版图设计的历史随着集成电路产业迅猛的发展，工艺水平不断提高，

7、集 成电路特征尺寸循着摩尔定律不断缩小。设计芯片时需要考 虑的因素越来越多，芯片设计的复杂程度也越来越高。因而 尽可能复用一些已经通过工艺验证的IP核可以提高设计的 效率，降低芯片设计的成本。标准单元库是IP核中很基础也是很重要的一个组成部 分。传统的标准单元库设计方案有一套很复杂的设计流程， 不但耗时耗力，而且投入巨大，同时也会在一定程度上制约 新工艺的推广。一种解决办法就是将工艺升级的相关参数通 过一定的算法转换成比例因子，用该比例因子对旧工艺条件AHA12GAGGAGAGGAFFFFAFAF精品文档下设计成熟的标准单元库进行缩放，使工艺升级的效果体现到原来的IP核中，令其可以复用到新的工

8、艺上，这样不但可以大幅度的提高设计效率还可以促进新工艺的推广AHA12GAGGAGAGGAFFFFAFAF1.3.3标准单元的版图设计的优点基于标准单元的设计风格是最流行的全定制设计风格 中的一种，这种设计要求开发一套全定制掩膜。在这种设计 中，我们把所有常用的逻辑单元都开发出来，明确其特性， 并存储在一个标准单元库中。一个典型的存储库可能包含诸 如反相器，与非门，或门，与或非门，或与非门，D闩锁和 D触发器等几百种单元。每种们都可以通过多种方式来实现, 以便于为不同扇出提供足够的驱动能力。例如，反相器可以 有标准尺寸，双倍尺寸和四倍尺寸，可供芯片开发者选择合 适的尺寸来实现较高的电路速度和版

9、图密度。1.3.4标准单元的版图设计的特点需要全套掩膜版，属于定制设计方法；(1) 门阵列方法：合适的母片，固定的单元数、压焊 块数和通道间距；(2) 标准单元方法：可变的单元数、压焊块数、通道 间距，布局布线的自由度增大；(3) 较高的芯片利用率和连线布通率；(4) 依赖于标准单元库，SC库建立需较长的周期和较 高的成本，尤其工艺更新时。第二章D触发器的介绍2.1简介锁存器是一种基本的记忆器件，它能够储存一位元的数 据。由于它是一种时序性的电路，所存器是一种基本的记忆 器件，它能够储存一位元的数据。由于它是一种时序性的电 路，所以触发器不同于锁存器，它是一种时钟控制的记忆器 件，触发器具有一

10、个控制输入讯号（CLOCK） o CLOCK讯号使 触发器只在特定时刻才按输入讯号改变输出状态。若触发器 只在时钟CLOCK由L到H （H到L）的转换时刻才接收输入， 则称这种触发器是上升沿（下降沿）触发的。D触发器可用来储存一位的数据。通过将若干个触发器 连接在一起可储存多位元的数据，它们可用来表示时序器的 状态、计数器的值、电脑记忆体中的ASCII码或其他资料。D触发器是最常用的触发器之一。对于上升沿触发D触 发器来说，其输出Q只在CLOCK由L到H的转换时刻才会跟 随输入D的状态而变化，其他时候Q则维持不变2.2维持阻塞式边沿D触发器维持阻塞式边沿D触发器的逻辑图和逻辑符号如图2-3 所

11、示。该触发器由六个与非门组成，其中G1、G2构成基本 RS触发器，G3、G4组成时钟控制电路，G5、G6组成数据输 入电路。和分别是直接置0和直接置1端，有效电平为低电 平。分析工作原理时，设和均为高电平，不影响电路的工作。 2.2.1电路工作过程电路工作过程如图2-1所示。CP(a)逻辑图辑符号图2-1维持阻塞型D触发器(b)逻2. 2.2状态转换图和时序图维持阻塞D触发器的状态转换图如图2-2所示，图(a)为状态转换图，图(b)为时序图。7) = 11(a)(b)图2-2维持阻塞D触发器的状态转换图和时序图2.3同步D触发器2.3.1电路结构为了避免同步RS触发器出现R二Sh的情况，可在R

12、和S之间接入非门G5 ,如图2-3所示。精品文档图2-3同步D触发器2. 3.2逻辑功能表2-3-2同步D触发器的特性表CPDQd*'说明0X保持原状态不变100输出状态和D相同11逻辑功能：当CP=1时，Q'=D；当 CP=D 吋,Q" Qd.根据特性表可得到在CP = 1时的同步D触发器的驱动2.4真单相时钟(TSPC)动态D触发器下图所示为一个用TSPC原理构成的上升沿D触发器的 电路图。电路由11个晶体管构成，分为四级。当时钟信号 为低电平时，第一级作为一个开启的锁存器接收输入信号， 而第二级的输出节点被预充电。在此期间，第三级和第四级AHA12GAGGAGA

13、GGAFFFFAFAF精品文档保持原来的输出状态。当时钟信号由低电平变换到高电平 时，第一级不再开启而且第二级开始定值。同时，第三级变 为开启而且将采样值传送到输出。注意，最末级（反相器）只 用于获得不反相的输出电平。0JI 1-©AHA12GAGGAGAGGAFFFFAFAF图2-3基于TSPC原理构成的动态D触发器此电路的掩模板图如图所示。nMOS聶体管的器件尺寸 的宽长比为(W/L) = (1.5um/350nm) , pMOS晶体管的器件尺 寸的宽长比为(W/L) = (2. 1 um/350nm) o版图对应的工艺的 寄生参数可通过电路的提取决定。而提取的电路文件用 SPI

14、CE仿真来确定它的性能。仿真的TSPC DFF电路的输入， 输出波形如图2-5所示。可见，电路可以工作在500MHz的 时钟频率上。因为他们的设计相对简单，晶体管数目少喝运 行速度快高，特别是在高性能设计中，对于传统CMOS电路 来说基于TSPC电路时一种较好的选择。精品文档第三章0. 35um工艺基于TSPC原理的D触发器设计3.1电路图的设计3.1.1创建库与视图Iab1中创建的库与视图如果仍存在，则没有必要再行 创建，直接调用即可。在CIW中选择FileTopen,在弹出 窗口中选择如下：Library Name: ZFCeI I Name: DView Name: Schematic点

15、击OK,打开Schemat i c Editing的空白窗口。以下 步骤为创建库与视图的过程。 在命令解释窗口 CIW中，依次选择FileTNewTLibrary,打开 New Library 窗口。 在New Library窗口中，Name栏输入库文件名ZF (可以自定义)，右侧工艺文件(Technology Fi le)栏中，选择最下方的Don' t need a techf i le,点击窗口左上角的AHA12GAGGAGAGGAFFFFAFAF精品文档OKo 在 CIW 中，选择 fi leTnewTcel I view,打开 Create New File 窗口。 在 Cre

16、ate New File 窗 口中，Library Name 选取为ZF （与刚才定义一致），CeI I Name 设置为 D, View Name 选取为 Schematic, Tool栏选取为Composer-Schematic,点击 OK,弹出 Schematic Editing 的空白窗口。3.1.2基于TSPC原理的D触发器电路原理图电路如图3-1所示AHA12GAGGAGAGGAFFFFAFAF3-1基于TSPC原理的D触发器电路原理图3.2创建D触发器版图3. 2.1设计步骤 在CIW中，选择FileTOpen,参数设置如下：Library Name ZFCeI I Name D

17、View Name Iayout点击OK,打开design的空白窗口，以下编辑将实现D 版图结构如图所示。 在LSW窗口中，选择poIy drawing作为当前编辑层O 选择Create->Path或按盲键p,来绘制多晶硅栅 体。 在design窗口中，点击LMB,从坐标原点x = 0、y =0到x = 0、y = 4.8连线poly,之后双击LMB或按Return(Enter)键，完成栅体绘制。 在LSW窗口中，选择nd iff drawing层为当前编辑 层，选择Create-Rectang I e或按盲键门，用以绘制扩散 区。 在design窗口中，选择不在同一直线的任意两点， 点

18、击LMB形成矩形扩散区，矩形形状可在后续操作中调整。精品文档调整 nd iff 与 poly path 选择Wi ndow-> Create Ru I er或按盲键k,在设计 窗口中加入Ruler,以便精确控制版图尺寸。 按Return键或点击LMB完成Ruler的添加，可选 择 Window-Clear Al 137RuIers或按盲键K,删除添加的Rulero 选择Edit->Stretch或按盲键s,在设计窗口中， 使用LMB选择需要调整的目标或目标的一部分，选择后以高亮显示，拖动鼠标 至合适位置后释放，完成目标大小的调整。注意：调整path时，确保只有path的中线高亮显示

19、,否则，有可能将path的宽度也进行了调整。绘制 Source 与 Drain 在LSW窗口中，选择matall作为当前编辑层，选 择Create->Rectang I e或按盲键r,绘制一个矩形，用以AHA12GAGGAGAGGAFFFFAFAF精品文档源区金属连接。 在LSW窗口中，选择contact dg作为当前编辑层, 选择Create->Rectang I e或按盲键r,绘制两个正方形， 作为源区接触孔。 按照设计规则，调整contacts与meta 11的位置。 同时选择contacts与meta 11 （选择一个目标后按 Shift键，继续选择其它目标，操作与Wind

20、ows系统相同），选择EditTCopy或 按盲键c,因为mos器件的对称性，可通过拷贝完成漏区 的绘制。 点击高亮显示的被选目标实现拷贝，在空白处点击 LMB实现粘贴。 按照设计规则，利用Ruler和Stretch调整版图尺 寸。 选择Opt ionsT Di splay或按盲键e,点亮Axes, 选择EditTMove或按盲键m。 选择所有D版图的组件，点击选中并放置到合适位 置。 完成绘制后，选择Des ign-*Save并关闭窗口。版图如下3. 2.2器件规格此电路的掩膜版图（用0. 35um COMS技术设计规则）如 图所示，nMOS晶体管的器件尺寸宽长比为（W/L ） n=（1.5

21、um/0. 35um）, p MOS 晶体管的宽长比为（W/L ） p 二（2. 1um/0. 35um）。版图对应工艺的等生参数可以通过电路 提取决定。f!0K0?.0504.05.06 07.08.(?t；me零 时钟信芋频卑为500MHz时農TSPCDFF也路的仿京波形AHA12GAGGAGAGGAFFFFAFAF3.3设计规则的验证及结果设计规则的验证是版图与具体工艺的接口，因此就显得 尤为重要，可以进行设计规则验证(DRC)o在进行验证操作过程中用到的库都应位于当前运行目 录或由路径指定链接到该运行目录。打开要验证单元的版图 界面，点击FILE下的DRACULA DRC,弹出在菜单栏上，在 DRC菜单下的SETUP中，给出错误文件的路径，即可将错误 报告与Virtuoso的图形界面结合起来，根据错误层的提示, 在图中直接修改即可。根据错误报告的提示，