(完整word版)八路抢答器EDA课程设计VHDL

1、1 第一章 EDA 技术简介 EDA在通信行业（电信）里的另一个解释是企业数据架构， EDA合出 了一个企业级的数据架构的总体视图，并按照电信企业的特征，进行了 框架和层级的划分。 20 世纪 90 年代，国际上电子和计算机技术较先进的国家，一直在 积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻 底的变革， 取得了巨大成功。 在电子技术设计领域， 可编程逻辑器件 （如 CPLD FPGA的应用，已得到广泛的普及，这些器件为数字系统的设计 带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工 作方式进行重构， 从而使得硬件的设计可以如同软件设计那样方便快捷。 这一切极大

2、地改变了传统的数字系统设计方法、设计过程和设计观念， 促进了 EDA技术的迅速发展。 EDA技术就是以计算机为工具，设计者在 EDA软件平台上，用硬件 描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、 化简、 分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配 编译、逻辑映射和编程下载等工作。 EDA技术的出现，极大地提高了电 路设计的效率和可操作性，减轻了设计者的劳动强度。 利用EDA工具，电子设计师可以从概念、算法、协议等开始设计进 行八路抢答器的系统，大量工作可以通过计算机完成，并可以将抢答器 从电路设计、性能分析到设计出IC版图或PCE版图的整个过程的计算机 上

3、自动处理完成。现在对 EDA的概念或范畴用得很宽。包括在机械、电 子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都 有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部 门广泛使用。 2 第二章 八路抢答器设计目的和要求 第一节 设计目的 学习ALTERA公司的FPGA/CPL的结构、特点和性能。学习集成开发 软件MAX+plusll/Quartus II的使用及设计过程。熟悉EDA工具设计数 字电路设计方法，掌握VHDL硬件描述语言设计方法。根据给定题目设计 数字电路，来加深对可编程逻辑器件的理解和掌握。 第二节 设计具体要求及功能 在所选择器件内完成八路抢答器的

4、设计，要求设计完成后芯片具有 抢答器的全部功能、 包括显示和操作接口。 抢答器要求有八路抢答输入， 抢答逻辑设计合理（具有抢答锁定） ，抢答编号显示，抢答成功指示，抢 答完成后状态复位。在相应的器件平台上完成设计的输入、编译、综合 或适配通过。 8路抢答器控制系统是娱乐活动中经常使用的重要基础设备之一， 根 据抢答要求，系统所需实现的功能如下： （1） 主持人按键清零，数码显示 0，蜂鸣器不叫，进入抢答状态。 （2） 主持人发出开始命令， 8人开始抢答。其中一人先按下抢答键， 蜂鸣器发出鸣叫，数码显示该人号码，其他人再按键，系统不再响应， 直至主持人按键清零，下一次抢答开始。3 第三章设计思路

5、及系统结构 第一节八路抢答器控制系统的设计思路与功能 抢答器同时供8名选手或8个代表队比赛， 分别用8个按钮a1 a8。设置一个系统清除和抢答控制开关 Reset,该开关由主持人控制。 抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，扬声 器发出声响提示，数码显示选手号码。其他人再按键，系统进行了优先 锁存，不再响应，优先抢答选手的编号一直保持到主持人将系统清除为 止，下一次抢答开始。 扩展功能：该电路具有犯规报警功能。当主持人未按下开关开始抢 答前，参赛选手若按下开关，则抢答系统发出蜂鸣声报警并显示犯规组 别。 第二节抢答器的工作原理简介 如图2-1所示为抢答器的结构框图，它由主体

6、电路和扩展电路两部 分组成。主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢 答键时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答。 扩展电路完成检测数码管工作情况。其工作原理为：接通电源后，主持 人将开关拨到清除状态，抢答器处于禁止状态，编号显示器灭灯，定 时器显示设定时间；主持人将开关置于开始状态，宣布开始抢答器 工作。定时器倒计时，扬声器给出声响提示。选手在定时时间内抢答时， 抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。当一轮抢 答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。如果再次 抢答必须由主持人再次操作 清除和开始状态开关 屯 M 刚 |兰 *1

7、M B亠I M 2 亠 - ll-H -4I - HI 阿百 |b| l 冲 - * 控曾囲咲 - 秒肌冲 产生电踞 1 - - . 显示 主悴电踞 一扩届电9 4 图2-1抢答器结构框图5 第三节抢答器的工作流程 图2-2 抢答器的基本工作原理：在抢答竞赛或呼叫时，有多个信号同时或不 6 同时送入主电路中，抢答器内部的寄存器工作，并识别、记录第一个号 码，同时内部的定时器开始工作，记录有关时间并产生超时信号。在整 个抢答器工作过程中，显示电路、语音电路等还要根据现场的实际情况 向外电路输出相应信号。抢答器的工作流程分为、系统复位、正常流程、 犯规流程等几部分，如图 2-2 所示。7 第四章

8、抢答器的电路设计 第一节抢答器的总体结构 如图4-1所示为总体方框图。 接通电源后， 后台工作人员将检测开 关S置“检测”状态，数码管在正常清除下，显示“日”；当后台工作人 员将检测开关S置“抢答”状态，主持按系统清除按键，抢答器处于禁 止状态，编号显示器灭灯；主持人松开，宣布“开始”，抢答器工作。选 手按动抢答按键，抢答器完成：优先判断、编号锁存、编号显示。当一 轮抢答之后，优先抢答选手的编号一直保持到主持人将系统清除为止。 如果再次抢答必须由主持人再次按动系统清除按键。 抢簷按犍| T |优先編码劉 T 檢存韻 T 丽蒜團T R T T 主臥按键I 图4-1 第二节优先判断与编号锁存电路

9、优先判断与编号锁存电路如图 4-2所示。电路选用优先编码器 74LS148和锁存器74LS279来完成。该电路主要完成两个功能：一是分 辨出选手按键的先后，并锁存优先抢答者的编号；二是禁止其他选手按 键，其按键操作无效。工作过程：系统清除按键按动时， 74LS279的四 个RS触发器的置0端均为0,使四个触发器均被置0 1Q为0,使74LS148 的使能端=0，74LS148处于允许编码状态，同时1Q为0,使74LS48的 灭灯输入端=0，数码管无显示。这时抢答器处于准备抢答状态。 当系统清除按键松开时，抢答器处于等待状态。当有选手将按键开关按 下时，抢答器将接受并显示抢答结果，假设按下的是

10、S4,则74LS148的 编码输出为011,此代码送入 74LS279锁存后，使4Q3Q2Q=1Q0亦即8 74LS148的输入为0100;又74LS148的优先编码标志输出 为0,使1Q=1, 即=1 , 74LS48处于译码状态，译码的结果显示为“ 4”同时1Q=1,使 74LS148的=1，74LS148处于禁止状态，从而封锁了其他按键的输入。 此外，当优先抢答者的按键松开再按下时，由于仍为1Q=1,使=1，74LS148 仍处于禁止状态，确保不会接受二次按键时的输入信号，保证了抢答者 的优先性。（74LS148为8线3线优先编码器，表1为其真值表，图3 为逻辑图；74LS279为四个/

11、R /S锁存器，表2为其真值表，图4为逻 辑图。） 图4-2 16 Vcc R总 mnn 抢答按建 S0 S3 S4 4 S5 O. FL FES2 LED 51 52 56 57 系统清 * 0/Z10 1/Z11 2/Z12 3/Z13 4/Z14 5/Z15 6/Z16 HPRI/BCD 10 ENa 4 二 5 7/Z17 V18 11八 12 13_ 14 15一 16 17 18 1a 2a 4a 15 9 7 15； J4 I 1R 1Q 1S 1$2 2R 2Q 2S 3R 3Q 3S 3$2 4R 4Q 4S 4 7 9 13 I VCC 1Q 2Q 3Q 4Q In put

12、 s Outpu ts S R Q H H Q。 匡區EEEEE區 9 1SE0 Hiss 03引揶卿 回2 0f 鯛码输人端（底电平自塾 Till EI 齟糾t祇电平聯 = 畝乩曲翩諭加电赭議 更0 開 旬黠 （低穿购） 31A0 ED 彌新出端10 匡匡叵S區EE 1R1RSSmmmmmmmmm=1111; end case; en = temp(7) ANDtemp(6) ANDtemp(5) ANDtemp(4) ANDtemp(3) AND temp(2) AND temp(1) AND temp(0) AND clr; end process; END a; - 1 1, 4.h

13、刖5 j 1 L 1 a- 1 1 Df-q5 1 1 1 庐吐 1 1 1 * en 1 4*用 HF F F 二 锁存程序： 20 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY lock IS PORT(s1: IN STD_LOGIC; s2: IN STD_LOGIC; s3: IN STD_LOGIC; s4: IN STD_LOGIC; s5: IN STD_LOGIC; s6: IN STD_LOGIC; s7: IN STD_LOGIC; s8: IN STD

14、_LOGIC; clr: IN STD_LOGIC; q1,q2,q3,q4,q5,q6,q7,q8: OUT STD_LOGIC); END lock; ARCHITECTURE a OF lock IS BEGIN process(s1,s2,s3,s4,s5,s6,s7,s8,clr) begin if(clr =0) then q1=1;q2=1; q3=1;q4=1; q5=1;q6=1; q7=1;q8=1; else q1v=s1;q2=s2; q3=s3;q4=s4; q5=s5;q6=s6; q7=s7;q8右 2 0 亠外 0 qE D Oq? 0 0 qf- 0 qd 0

15、 qj 0 q2 0 c 三抢答成功扬声器发声程序： LIBRARY ieee; USE ieee.std_logic_1164 .A LL; USE ieee.std_logic_ un sig ned.ALL; ENTITY ent IS PORT(clk,e n: in STD_LOGIC; sou nd1:out STD_LOGIC); END cnt; ARCHITECTURE a OF ent IS BEGIN process(e n, elk) begi n if(clkevent and clk=1) then if(e n=1) the n sou nd1=1; 22 els

16、e sou nd1 BCD BCD BCD BCD BCD BCD BCD BCD BCD BCD BCD rs 血僦 fillO.lrs 用 H 伽 60(1 Ons 取I.li6 II 0 ck 0 1 1 1 1 1 w-s3 1 SI 15 希 1 梆 IS &NTL9 0 1 Hl：bF 上 * L IE M；T1E s o-ra F L LpLp L十 _十 nclcl mu 吕 隘ESLCSZ:ESLCSZ:胃0303君sgEEsgEE警 loLOLOsLOLOLOloLOLOsLOLOLO 卷LOsloLOLOsloLOHD HD c Gc G 101010101010

17、10101010 呂 26 1 1 -u sDindi 0 新CO MH I f i； 00 图十四顶层仿真波形图 s1,s2,s3,s4,s5,s6,s7,s8 输入 q1,q2,q3,q4,q5,q6,q7,q8 锁存输出 MS码输出和BCD!示输入 clk时钟 clr 0,清零1为开始抢答 en抢答成功 BC数码管显示输出 心得体会 在课程设计的这段时间里，我认为收获还是很多的，不但进一步掌 握了数字电子技术的基础知识及一门专业仿真软件的基本操作，还提高 了自己的设计能力及动手能力， 同时对于智能抢答器来了个系统的总结 更多的是让我看清了自己，明白了凡事需要耐心，实践是检验学习的唯 一标

18、准。理论知识的不足在这次课设中表现的很明显。这将有助于我今 后的学习，端正自己的学习态度，从而更加努力的学习。总之，通过本 次课程设计不但让我又学到了一些知识，而且也提高了我的综合能力。 使我在各方面都得到了锻炼，非常感谢我的同组同学，也非常感谢我们 的指导老师，使我们这次的课程设计任务圆满完成。27 参考文献 1康华光 主编，电子技术基础 - 数字部分，高等教育出版社， 1998。 2谭会生等 主编，EDA技术及应用,西安电子科技大学出版社，2001 3潘松等 主编，EDA技术实用教程，科学出版社，2006 4雷伏容 主编，VHDL电路设计，清华大学出版社，2006 5. Charles H

19、.Roth等著，数字系统设计与VHD，电子工业出版社 6丁建伟. 抢答器电路设计 J. 兰州工业高等专科学校学 报,2008,(04).13-17. 7. 王冬梅, 张建秋.八路抢答器设计与实现 J. 佳木斯大学学报 (自 然科学版 ), 2009,(06).22-26. 8. 蔡明生 ,黎福海,徐文玉.电子设计 .北京:高等教育出版社 .2004. 9. 王树昆 , 赵晓巍 ,EDA 技术在教学中的应用 . 吉林工程技术师范学院学 报,2003;19(9):4-728 附录 元器件清单: 74LS48 3个 电阻68 K Q 1个 74LS121 1个 电阻510Q 2个 74LS148 1

20、个 电容10uF 2个 74LS192 2个 电容0.1uF 1个 74LS279 r 1个 电容100uF 1个 NE555 2个 发光二极管 2个 电阻1 K Q 1个 按键开关 9个 电阻10 K Q 9个 共阴数码管 3个 电阻15 K Q 1个 74LS00 1个 电阻4.7 K Q 1个 74LS11 1个 电阻5.1 K Q r 1个 三极管3DG12 1个 电阻100 K Q 1个 总程序: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY total IS PO

21、RT(clk: IN STD_LOGIC; clr: IN STD_LOGIC; s1,s2,s3,s4,s5,s6,s7,s8 : IN STD_LOGIC; sou nd1 : OUT STD_LOGIC; BCD: OUT STD_LOGIC_vector(7 dow nto 0); END total; ARCHITECTURE total_ru n OF total IS COMPONENT cha nge PORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_LOGIC; clr: IN STD_LOGIC; m: OUTSTD_LOGIC_vector(3 downto en: OUT STD_LOGIC); 29 END COMPONENT; COMPONENT cnt PORT(clk,en: in STD_LOGIC; sound1:out STD_LOGIC); END COMPONENT; COMPONENT display PORT(l: IN STD_LOGIC_VECTOR(3 downto 0); BCD1: OUT STD_LOGIC_VECTOR(7 downto 0); END COMPONEN