基于FPGA的CDMA数字基带系统设计

1、摘 要随着现代通信技术的发展，特别是移动通信技术的高速发展，CDMA技术越来越被人们所关注。而基于FPGA的CDMA数字基带系统正是一种新兴的具有很大可行性的技术。本文给出了CDMA数字基带收发系统的设计方案，并以Xilinx ISE 8.1为硬件开发平台,利用FPGA实现了4路信息信号的扩频、编码调制和解扩、解调、验证了初始方案的可行性。运用VHDL语言,实现对CDMA通讯系统的上行链路数字部分进行设计，对有关模块的编译，编译通过后的结果，以及使用Xilinx系列芯片通过仿真得到波形，证明了整个系统原理和设计提出的正确性。关键词：CDMA；数字基带；FPGA；Xilinx目录1.课程设计目的

2、12.软、硬件环境介绍14.CDMA基带传输系统简介25.CDMA基带系统设计25.1 系统设计平台25.2 CDMA系统设计原理26.系统总体设计36.1 CDMA的整体设计框图36.2 利用VHDL语言编程实现的分频电路模块47.本系统完成的功能47.1 Walsh码发生器47.1.1 生成Walsh码调制（地址编码）的模块图57.2 PN码、信息码发生器57.2.1 生成PN扩频的模块图57.3 调制与解调68. 程序代码78.1 分频器模块78.2 PSK模块78.3串并转换模块89.仿真调试与结果910.设计心得体会1111.参考文献121. 课程设计目的应用电子技术综合实训是电子信

3、息工程专业技术教育的重要实践教学环节，对学生掌握基本理论、运用基本知识、训练基本技能和达到技术教育培养目标的要求有着十分重要的意义和作用。通过对具体应用电子电路的设计和开发过程的练习，加深学生对基础理论的理解，掌握设计电路、开发电路和实现电路的能力，能熟练应用开发软件。培养学生独立思考、解决实际工程问题的能力，为专业理论知识的学习和专业技能训练打好坚实的基础。2.软、硬件环境介绍1. 软件环境：Windows XP操作系统、Xilinx ISE8.1 EDA集成开发环境；2. 硬件环境：个人计算机一台3. Xilinx ISE8.1 EDA集成开发环境介绍：ISE的全称为Integrated

4、Software Environment，即“集成软件环境”，是Xilinx公司的硬件设计工具。相对容易使用的、首屈一指的PLD设计环境。ISE将先进的技术与灵活性、易使用性的图形界面结合在一起，能在最短的时间，以最少的努力，达到最佳的硬件设计。Xilinx公司的ISE开发设计软件的工程设计流程，具体分为五个步骤：即输入（Design Entry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、下载（Download）。4. Xilinx公司介绍：Xilinx(赛灵思)是全球领先的可编程逻辑完整解决方案的供应商。Xilinx研发、制造并销售

5、范围广泛的高级集成电路、软件设计工具以及作为预定义系统级功能的IP（Intellectual Property）核。客户使用Xilinx及其合作伙伴的自动化软件工具和IP核对器件进行编程，从而完成特定的逻辑操作。Xilinx公司成立于 1984年，Xilinx首创了现场可编程逻辑阵列（FPGA）这一创新性的技术，并于1985年首次推出商业化产品。眼下Xilinx满足了全世界对 FPGA产品一半以上的需求。Xilinx产品线还包括复杂可编程逻辑器件（CPLD）。在某些控制应用方面CPLD通常比FPGA速度快，但其提供的逻辑资源较少。Xilinx可编程逻辑解决方案缩短了电子设备制造商开发产品的时间

6、并加快了产品面市的速度，从而减小了制造商的风险。与采用传统方法如固定逻辑门阵列相比，利用Xilinx可编程器件，客户可以更快地设计和验证他们的电路。而且，由于Xilinx器件是只需要进行编程的标准部件，客户不需要象采用固定逻辑芯片时那样等待样品或者付出巨额成本。Xilinx产品已经被广泛应用于从无线电话基站到DVD播放机的数字电子应用技术中。4. CDMA基带传输系统简介CDMA（Code Division Multiple Access）是在数字通信技术的分支扩频通信的基础上发展起来的一项技术。它主要用于利用相互正交（或者尽可能正交）的不同编码分配给不同用户调制信号，实现多用户同时使用同一频

7、率接入系统和网络的通信。本文针对 CDMA 码分多址技术设计1个4路用户传输系统 , 省去了载波调制部分 , 把 CDMA扩频系统中传输的信号简化为数字基带信号 , 并做出一个与之相应的扩频编码调制收发系统，系统采用Walsh 函数正交码作为地址码调制原数据信号 , 选用m序列作为扩频的伪随机码。5. CDMA基带系统设计5.1 系统设计平台开发工具软件采用Xilinx公 司 的 EDA 工 具Xilinx ISE。利用 ISE中提供的编程语言设计方法和图形设计方法实现系统各部分的功能。5.2 CDMA系统设计原理 CDMA技术基于扩频通信的基本原理，将要传送的具有一定信号带宽的信息数据，用一

8、个带宽远大于信号带宽的高速伪随机编码信号去调制它，使原信息数据信号的带宽被大大扩频，再经载波调制后发射出去。接收端则使用完全相同的伪随机码，与接收的带宽信号做相关处理，把宽带信号变换成信息数据的窄带信号（解扩）实现数据通信。这种扩频通信的明显特点是采用编码调制、频谱扩频和相关处理技术。使用扩频编码调制易于保密也可供多用户使用。另外，对信息数据的频谱扩展，使功率谱密度明显降低，既不容易被别人发现又不容易干扰别人。CDMA通信多址干扰的大小决定于扩频编码间的互相关值，如果该值非常小乃至可以忽略，那么接收调解输出结果就只有原数据信号和噪声。所以CDMA可在同一载波频率上同时传送多个用户的信息、数据、

9、实现多址通信。编码之间的互相关值越小，多址通信用户就越多。6. 系统总体设计6.1 CDMA的整体设计框图整体框图如图 1 所示。说明：图 1 中“”表示信号是1路, “”表示信号是 4路。触发时钟 : 该收发系统受同步时钟控制，在全局时钟的基础上进行分频，详见表1。表 1 触发时钟分频图1 CDMA基带收发系统概念框图6.2 利用VHDL语言编程实现的分频电路模块图2.实现的多分频模块图7.本系统完成的功能本收发系统主要由调制器和解调器两部分组成。它们完成的功能如下：（a）调制器：内嵌于编码器中的信息信号发生器产生的 4 路输入信号，经 Walsh 调制、PN 扩频、基带求和与并串变换成为

10、1 路信号，完成调制。（b）解调器：接收端将收到的 1 路信号首先进行串并变换，在取得同步的基础上进行 PN 解扩和 Walsh 解调，恢复出 4 路输入信息。7.1 Walsh码发生器Walsh函数是一种非正弦的完备正交函数集。由于它采用的是数字系统，比较适合于用来表达和处理数字信号。考虑到是数字基带系统 , 本系统采用的 Walsh 码组应为：W1=1,1,1,1;W2=1,0,1,0;W3=1,1,0,0;W4=1,0,0,1。该发生器利用 ISE 编程实现较简单，在 Walsh码时钟（全局时钟的 24 分频）的控制下，每出现一次时钟跳变事件，输出端以4为周期依次输出1111,1010,

11、1100和1001的码序列。沃尔什 (Walsh) 码是正交码，经常被用作码分多址系统的地址码，Walsh码产生模块作为扩频传输的地址码，并且具有检测使用中的两路Walsh码是否正交的功能。本设计中使用Walsh，存储在发射端数据寄存器中，扩频过程中根据 Walsh码的地址控制信号。抽取两路 Walsh 码分别对两路消息码进行扩频。接收端截获串行的数字信息流后 ，从接收端的数据寄存器中取出 Walsh 码对接收信号进行解扩。Walsh 码电路的设计思路运用了译码的原理来实现。7.1.1 生成Walsh码调制（地址编码）的模块图Walsh 码调制所生成的模块图为图3所示。图3 Walsh码调制模

12、块图Walsh 码调制的仿真图为图 4所示。图4 Walsh码调制仿真结果图7.2 PN码、信息码发生器利用7个D触发器相互级联实现周期为 127 的 PN 序列。具体构成依据 m 序列特征多项式 , 由 ISE提供图形设计方法实现。PN 码时钟为全局时钟的 3 分频。信息码的产生则只需在信息码时钟的控制下 , 从同样的级联中引出 4 路信号作为信息码 , 信息码时钟为全局时钟的 96 分频。7.2.1 生成PN扩频的模块图由 PN 扩频所生成的模块图为图5所示。图5 PN 扩频所生成的模块图7.3 调制与解调在数字基带系统中,Walsh 码调制可以简单地用同或门来实现,而PN扩频则可通过简单

13、的异或门实现。在实现 Walsh 码解调与解扩时 ,PN 解扩只需在接收端加 1 异或门。下面着重介绍一下 Wlash 码解调的方法相关检测。相关检测原理举例解释 (见表 2)。表2相关原理检测举例解释Walsh调制码即原信息码与Walsh 码同或 , 所得 4 路码统计所得 1 的个数并转化成相应 3 比特并行码 , 例如表中 Walsh编码的第 1 列转化为010,第2列为100。在接收端则根据传递来的接收信息逐路进行相关检测。相关检测规则列于表 3 中。表3 相关检测规则 8. 程序代码8.1 分频器模块module clk_div (clk_in,rst_n,clk

14、_out );  parameter cnt_top=10;  clk_in/clk_out=cnt_top； parameter width=4;     parameter duty=50;   input clk_in; input rst_n; output clk_out;  reg clk_out; reg widt

15、h-1:0cnt;  always(posedge clk_in or negedge rst_n)  begin  if(!rst_n)cnt<=0;   else if(cnt=(cnt_top-1) cnt<=0;  else    cnt<=cnt+1'b1;  end  always(posedge c

16、lk_in or negedge rst_n)  begin  if(!rst_n)   clk_out<=0;  else if(cnt<(cnt_top*duty)/100)   clk_out<=1;  else     clk_out<=0; end endmodule8.2 PSK模块module psk

17、mod(clk,rst,seq,in,out);  input clk,rst,seq; input 7:0 in;  output 7:0 out; reg 7:0 out;  always (posedge clk or negedge rst)   begin     if(!rst) out=0;&#

18、160;    else       begin         if(seq)           out=in;         else     

19、;      out=in;       end   end endmodule 8.3串并转换模块 module ser2par2(clk,rst,in,out,flag);/serial to parallel input clk,rst; input in; output flag; output

20、60;3:0out; reg 3:0out;reg 1:0cnt; reg flag;  always (posedge clk or negedge rst)   begin     if(!rst)      begin        out=0;

21、0;     end     else       begin        case(cnt)        2'b00:out0=in;          &

22、#160; 2'b01:out1=in;2'b10:out2=in;            2'b11:out3=in;            default:out0=in;          endcase &#

23、160;     end   end    always (posedge clk or negedge rst)  begin  if(!rst) flag=0;    else     begin      cnt=cnt+1

24、;   if(cnt=2'b11) flag=1;       else flag=0;     end   end      endmodule9.仿真调试与结果点击processes框下的modelsim simulator中Simulation Behavioral Model，调用Modelsim对模块进行仿真。（注，同一时刻仅能有一个modelsim打开）。双击后调用modelsim ，在弹出的modelsim界面中，已有部分仿真结果，如图6所示。图6 软件仿真界面在transcript框中