EDA技术与CPLDFPGA开发应用简明教程2-4译码器

1、内蒙古工业大学信息工程学院实验报告课程名称：EDA技术与CPLD/FPG/开发应用简明教程实验类型：验证性口 综合性口 设计性实验室名称： 信息学院机房班级：通信10-1班 学号：姓名：成绩：实验日期：2013年05月17日实验一 MAX+PLUS H软件的使用一、实验目的：1、学习VHDL语言的基本指令及编程方法。2、熟悉在PC机上运用MAX+PLUS H软件和EPLD进行电路设计的设计和仿真过程。二、实验设备：PC机三、实验原理1、软件操作方法见第五章。2、组合逻辑电路的设计。(1) 原理图输入法。写出 2-4译码器的真值表，根据真值表，从Prim库中调出元件做出电路原理图。(2) VHD

2、L输入法。程序应包括库说明语句、实体说明、构造体说明，可用IF语句(还可选用其它语句)语句实现2-4译码器。3、时序逻辑电路的设计。(1) 原理图输入法。参照数字逻辑电路中学到的知识，时序逻辑电路的设计分 为以下几步：画出状态转换图；状态分配和化简；列出状态方程和输出方程；选择触发器(例：选择 D触发器，Prim库中的DFF ),做电路原理图。 之后按照第五章的步骤进行编译和仿真。(2) VHDL输入法。画出状态转换图，用VHDL语言描述该状态机，之后按照第五章的步骤进行编译和仿真。四、实验内容：设计一个2-4译码器，并验证其功能。(1) 用原理图输入法设计，并仿真设计结果。(2) 用VHDL

3、语言进行设计，并仿真设计结果。五、实验报告要求：1、写出VHDL语言源程序，并画出仿真得到的时序波形图。程序：library ieee;use ieee.stdo gic_1164.all;en tity decoder2_4 isport(a,b,g1,g2a,g2b:i n std_logic;y:out std_logic_vector(3 dow nto 0);end decoder2_4;architecture rtl OF decoder2_4 issig nal in data:stdo gic_vector(1 dow nto 0);beg inin data<=b&a

4、mp;a;process(i ndata,g1,g2a,g2b)begi nif(g1='1' and g2a='0' and g2b='O') then case in data iswhe n "00"=>yv="1110"when "Ol"=>y<="llOl"；when "lO"=>y<="lOll"；when "ll"=>y<="O111"

5、;when others=>yv="XXXX"end case;elsey<="1111"end if;end process;end rtl;2、写出2-4译码器除采用IF语句外，还可采用什么语句实现。(1) 使用条件选择IF ELSEIF语句；(2) 使用PROCESS语句；(3) 使用SLL逻辑运算符。3、写出对设计输入方法的优略心得。利用EDA开发工具进行组合逻辑电路的设计，采用自顶向下的设计方法，需要注意很多细节性的问题。本实验就是典型的先总后分的的自顶向下结构设计，符合EDA设计的基本思想，采用了简单的when语句，将所有情况一一

6、罗列即可，但是此设计方法适用于简单的程序，对于复杂程序则使用起来会很繁琐，不建议采用。4实验二 组合逻辑电路的设计、实验目的:1、掌握用VHDL语言和EPLD进行组合逻辑电路的设计方法。2、加深对EPLD设计全过程的理解。3、掌握组合逻辑电路的静态测试方法。、实验设备：1、PC 机2、EDA 实验箱（主芯片是 ALTERA EPM7128SLC84-15 ）。三、实验内容：用VHDL语言输入法设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1;反之为0。四、实验报告要求:程序清单:library ieee;use ieee.std_logic_116

7、4.all;en tity round isport(x:i n std_logic_vector(3 dow nto 0); y:out bit);end round;architecture rounding of round is Beg inprocess(x)Beg incase x iswhe n "0000"=>y<='0'whe n "0001"=>y<='0'whe n "0010"=>y<='0'whe n "0011&q

8、uot;=>y<='0'whe n "0100"=>y<='0：when "0101"=>y<='1'when "0110"=>y<='1'when "0111"=>y<='1'whe n "1000"=>y<='1'whe n "1001"=>y<='1'whe n others=>

9、nu II;end case;end process;end rounding;仿真结果：BCD码用二进制数表示十进制数，小于 5输出低电平,大于5则输出高电平, 产生进位信号，从而仿真结果得到下面的图形。100. DusTime.7B0.QnsInterval: |E8C.Dn«roiindl. scf - Tavef dek Editor匚回冈Value:,1D0ns 200.0ns300.0ns00.0ns900.0ns 600.0ns700.800.0ns SOO.Dns 1.Chiiii:ii;1JcDJi. -rDI0 1234 y 5 X. 6 K 7 I e I 9-

10、实验三计数器及时序电路、实验目的：1、了解时序电路的 VHDL语言设计方法。2、了解同步计数器的使用方法。3、理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。 、实验设备：1、PC 机2、EDA 实验箱（主芯片是 ALTERA EPM7128SLC84-15 ）。三、实验内容：1、用VHDL语言输入法设计一个同步四位二进制加法计数器和六进制同步计数器。2、用74LS161两个宏连接成八位二进制同步计数器。3、用74LS161宏，同时采用清零和置数法组成六进制、十进制和六十进制计数器。4、设计一个4-7译码器，并验证其功能。四、实验报告：1、六进制程序清单：library ieee

11、;use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;en tity count6 isport(clk,clr,en:in stdogic;carry:out stdo gic;q:out std_logic_vector(2 dow nto 0); end coun t6;architecture beha of count6 issignal cntout:stdogic_vector(2 downto 0); Beg inq<=c ntout;process(clk)Begi nif clk'eve

12、nt and clk='1'then if clr='1'the n cntout<="000" carry<='0'elsif en='1'the n if cntout="101"the n cntout<="000" carry<='1'elsecn tout<=c ntout+'1' carry<='0'end if;end if;end if;end process;end be

13、ha;仿真结果：8#Name600.0nsValue:carry q dZ cntodlD2一ATLTUWUWUWWWWLnJirwuirLTUWWmInterval: SC.OnsS.Ous6 Ous撕豐霜尿500.0ns 1 Ous 1.5js2.0u92 Sus 3.Ous 3.5i4.0ls#2、十进制程序清单:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;en tity coun t10 is port(clk,clr,e n:in std_logic;carry:out std

14、o gic;9q:out std_logic_vector(3 downto 0);end coun t10;architecture beha of coun t10 issignal cntout:stdogic_vector(3 downto 0); Beg inq<=c ntout;process(clk)Begi nif clk'event and clk='1'thenif clr='1'the ncntout<="0000" carry<='0'elsif en='1't

15、he nif cntout="1001"the n cntout<="0000" carry<='1'elsecn tout<=c ntout+'1'carry<='0'end if;end if;end if;end process;end beha;10#仿真结果:3、六十进制程序清单:11library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;en tity coun t60 isp

16、ort(clk,clr,e n:in std_logic; carry:out std_logic;q:out std_logic_vector(6 dow nto 0);end coun t60;architecture beha of coun t60 iscomp onent coun t10 port(clk,clr,en:in stdogic;carry:out stdo gic;q:out std_logic_vector(3 dow nto 0);end comp onent;comp onent count6port(clk,clr,e n:in std_logic; carr

17、y:out std_logic;q:out std_logic_vector(2 dow nto 0);end comp onent;signal tempqa:stdogic_vector(3 downto 0);signal tempqb:stdogic_vector(2 downto 0);signal tempca:stdogic;beg inu0:co un t10 port map(clk,clr,e n, tempca,tempqa); u1:co unt6 port map(clk,clr,tempca,carry,tempqb); qv=tempqb&tempqa;e

18、nd beha;仿真结果：c A en1C1A dr0clk0jTTLTirLrLrLruTTLrLrLn_rLrLTULruncarry02 qH004、4-7译码器程序清单：library ieee;use ieee.std_logic_1164.all;en tity decoder isport(i nput: in std_logic_vector(3 dow nto 0); output:out std_logic_vector(6 downto 0); end decoder;architecture beha of decoder isbeg in process(i nput

19、) beg incase in put iswhe n "0000"=>output<="0111111"-0 whe n "0001"=>output<="0000110"-1whe n "0010"=>output<="1011011"-2 whe n "0011"=>output<="1001111"-3 whe n "0100"=>output<=&

20、quot;1100110"-4 whe n "0101"=>output<="1101101"-5 when "0110"=>output<="1111101"-6 whe n "0111"=>output<="0000111"-7 whe n "1000"=>output<="1111111"-8 whe n "1001"=>output<=&q

21、uot;1101111"-9 when "1010"=>output<="1110111"-A when "1011"=>output<="1111100"-b when "1100"=>output<="0111001"-C when "1101"=>output<="1011110"-d when "1110"=>output<="1

22、111001"-Ewhen "1111"=>output<="1110001"-F whe n others=>nu II;end case;end process;end beha;仿真结果:实验四 扫描驱动显示电路设计(设计性实验)一、实验目的1. 了解实验箱中8位七段数码管显示模块的工作原理。2. 熟悉VHDL硬件描述语言及设计专用数字集成电路的自顶向下的设计思想。3. 掌握利用CPLD/FPGA设计8位七段数码管扫描显示驱动电路的方法。二、实验设备1. 计算机(配置为：P4 CPU 128M内存)；2. MAX+plu

23、s H开发工具软件；3. EL教学实验箱 ;4. 万用表;5. DS 5022M型双踪数字示波器；三、扫描原理为了减少8位显示信号的接口连接线，实验箱中的数码显示采用扫描显示工作模式。即8位数码管的七段译码输入(a,b,c,d,e,f,g)是并联在 一起的，而每一个数码管是通过一 个3位选择sel2.O来选定 的。sel与数码管之间是一 3-8译码的关系，即sel为“000时， 选中第 一个数码管，sel为“001时，选中时，选中第八个数码管。四、设计任务本实验要求在给定子模块程序的基础上，画出设计原理图。自行编写顶层模块程序，完成扫描显示驱动电路的设计，实现在8个数码管上轮流显示字符0- F

24、的功能。五、设计要求1 要求在 Max+plus n平台上用 VHDL语言编写顶层模块程序，调试、仿真成功后，下 载至ALTER EPM7128SLC84-15芯片，再利用外接电路实现以上设计功能。2.扫描驱动显示电路有2个输入端(clk,reset ) ,14个输出端(a,b,c,d,e,f,g )和(y0,y 1,y 2,y 3,y 4,y 5,y 6,y 7),全部为ttl电平，管脚分配任意，如下图所示。elkEPIT128SLC34-15O_re sei.¥70 一o 6TO T1六、实验报告1 顶层library ieee;use ieee.std_logic_1164.a

25、ll;en tity disp isport(clk,reset: in std_logic; a,b,c,d,e,f,g: out stdo gic;y: out std_logic_vector(2 dow nto 0); end disp;architecture beha of disp iscomp onent coun ter16 port(clk,clr: in std_logic;count: out stdo gic_vector(3 dow nto 0);end comp onent;comp onent decdispport(data in: in stdo gic_v

26、ector(3 dow nto 0); a,b,c,d,e,f,g: out stdo gic);end comp onent;comp onent yima3port(x: in stdo gic_vector(2 dow nto 0);y: out stdo gic_vector(2 dow nto 0);end comp onent;sig nal cont: stdo gic_vector(3 dow nto 0);sig nal sel3: stdo gic_vector(2 dow nto 0);beg ind1:co un ter16 port map(clk=>clk,c

27、lr=>reset,co un t=>co nt);d2:decdisp portmap(datai n=>con t,a=>a,b=>b,c=>c,d=>d,e=>e,f=>f,g=>g); d3:yima3 port map(x=>c on t(2 dow nto 0),y=>y);end beha;b<=dataout(5);2、4-7译码器c<=dataout(4);library ieee;d<=dataout(3);use ieee.stdo gic_1164.all;e<=dataou

28、t(2);en tity decdisp isf<=dataout(1);port(data in: ing<=dataout(0);std_logic_vector(3 dow nto 0);process(data in)a,b,c,d,e,f,g: out stdo gic);beg inend decdisp;case data in isarchitecture beha of decdisp iswhen "0000"=>sig nal dataout:dataout<="1111110"std_logic_vecto

29、r(6 dow nto 0);when "0001"=>beg indataout<="0110000"a<=dataout(6);whe n "0010"=>dataout<="1101101"when "0011"=> dataout<="1111001"whe n "0100"=> dataout<="0110011" when "0101"=> da

30、taout<="1011011" whe n "0110"=> dataout<="1011111" when "0111"=> dataout<="1110000" whe n "1000"=> dataout<="1111111" whe n "1001"=> dataout<="1111011" whe n "1010"=> dat

31、aout<="1110111" whe n "1011"=> dataout<="0011111" whe n "1100"=> dataout<="1001110" when "1101"=> dataout<="0111101" whe n "1110"=> dataout<="1001111" when "1111"=> datao

32、ut<="1000111" whe n others=> dataout<="XXXXXXX" end case; end process;end beha;162、六进制：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;en tity coun ter16 isport(clk,clr: in std_logic; count: out stdo gic_vector(3 dow nto 0); sel: out std_logic

33、_vector(2 dow nto 0); end coun ter16;architecture beha of coun ter16 issig nal ent: stdo gic_vector(3 dow nto 0); begi nprocess(clk,clr)beg inif clr='0'the ncn t<="0000"elsif clk='1' and clk'eve nt the ncn t<=c nt+'1'end if; coun t<=c nt;sel<=c nt(2

34、dow nto 0);end process;end beha;4、yima3library ieee;use ieee.stdo gic_1164.all;en tity yima3 isport( x: in std_logic_vector(2 dow nto 0);y: out std_logic_vector(2 dow nto 0);end yima3 ;architecture beha of yima3 isbeginy<=x;end beha;管脚分配图:内蒙古工业大学信息工程学院Uin«ttign«xi NKmm4 k Pin?:Ltilmr Le

35、qmdZZI lUiiiMiminsd Nw>asti<jndt>te(VCCIDia 13n o. fun rimUro)c 17IIKJiHlft牡 Oil_M<1011=21"Gl厂翌口 DwviQi-WKle! Ib-dn-tlLri2 2 2 2 S E 仃市尸 n 市 11 10 S T *SEktEtcxJ Hodelx 1 Pinlx:snonesSrU£1senS*=K-C-RiJ±n43?1-o_w®765-.4-17-ff 了 hi>BU© 也6-a二 15二 116両刖mlO TOO)二&g

36、t; 白UA=iiivccioiSBfiirhipHrw- diEp(EPM7l283LC3+15)1内蒙古工业大学信息工程学院#内蒙古工业大学信息工程学院仿真结果截图:Internal: -173 OrtsA英Name:,Valuec2- resetj1elk1Qg1f1旦1d1rnP c1L.-£# b01Q y21Q yl1a犯0彭 ter16.d1|c-4iurrtH6A unler16:d1|s&lHE前 unler1E d1|£HlHBz 57|dalaa|3.OHBQZ drldla|3.OHE少 di$p d2|d-alainH5tip lyinu亍

37、d芈HH砂 Ijoj3.d3|fH6R或伍WUnfjuuwmnrEID.OnswumnruinnnnmuwuITJUWL-uuuinfJlJW1nr.jinnirnnnr；Fr-LLI LfLT.urJTI.：i_iL1 IIuurndLJns 700 Ons 800 Qns 9000ns1.CIQO.p 200卩帕 300.Q帕 顿卩吧500卩晦600uLnumLnli mU LTU ' ULnrmJZZZZE0®®0®3E0SSE0D3I®0E®X o 丽莎:術闻斤£冋©g冃三:ZCf紀E，r ：< 目3&

38、#174;®唾3©0COS0a0亟izzrz®®®S®0G00§®0CO®®0=2®0®®e®0®®s0g©®s®®®©0®cSSA. EtC DE©®®0®g0®®®0®00(DC#内蒙古工业大学信息工程学院#内蒙古工业大学信息工程学院心得体会:随着电子设计技术的发展，EDA工具已成为电子工程师必备的知识之一。EDA工具的出现 和发展，给电子设计自动化带来了翻天覆地的变化，没有EDA工具就无法完成超大规模集成电路的设计，先进的EDA工具已成为进行电子系统设计的前提。何为EDA呢