常用组合逻辑电路实用教案

1、1、半加器、半加器3.4.1 半加器和全加器半加器和全加器能对两个(lin )1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符号半加器电路图加数(ji sh)本位(bnwi)的和向高位的进位第1页/共85页第一页，共86页。2、全加器、全加器能对两个1位二进制数进行相加并考虑(kol)低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai Bi Ci-1Si Ci0 0 00 0 1

2、0 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 BiCi-1 Ai 00 01 11 10 0 0 1 0 1 1 1 0 1 0 Si的卡诺图 BiCi-1 A 00 01 11 10 0 0 0 1 0 1 0 1 1 1 Ci的卡诺图 17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加数， Ci-1：低位来的进位(jnwi)，Si：本位的和， Ci：向高位的进位(jnwi)。第2页/共85页第二页，共86页。iiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACB

3、ACBABAmmC111153)()(全加器的逻辑全加器的逻辑(lu j)图和逻辑图和逻辑(lu j)符号符号=1&AiBiCi-1SiCi (a) 逻辑图 (c) 国标符号AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符号CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAmmmmS第3页/共85页第三页，共86页。实现(shxin)多位二进制数相加的电路称为加法器。1、串行进位、串行进位(jnwi)加法器加法器3.4.2

4、加法器加法器 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：进位信号是由低位向高位逐级传递的，速度不高。第4页/共85页第四页，共86页。2、并行、并行(bngxng)进位加法器（超前进位加法器）进位加法器（超前进位加法器） iiiBAG iiiBAP进位进位(jnwi)生成项生成项进位进位(jnwi)传递条件传递条件11)(iiiiiiiiiCPGCBABAC进位表达式进位表达式1001230123123233233323310012012122122212210010110111011100001000

5、CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表达式和表达式4位超前进位加位超前进位加法器递推公式法器递推公式第5页/共85页第五页，共86页。S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1&第6页/共85页第六页，共86页。 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2

6、 B3 A3 S3 C3TTL 加法器 74LS283 引脚图 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引脚图A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1

7、加法器的级连加法器的级连集成集成(j chn)二二进制进制4位超前进位位超前进位加法器加法器第7页/共85页第七页，共86页。3.4.3 加法器的应用加法器的应用(yngyng)1、8421 BCD码转换码转换(zhunhun)为余为余3码码 BCD 码 0 0 1 1余 3 码 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被加数/被减数加数/减数加减控制BCD码码+0011=余余3码码2、二进制并行、二进制并行(bngxng)加法加法/减法器减法器C0

8、-10时，B 0=B，电路执行A+B运算；当C0-11时，B 1=B，电路执行AB=A+B运算。第8页/共85页第八页，共86页。本节小结(xioji)能对两个能对两个1 1位二进制数进行相加而求得和及进位的逻辑位二进制数进行相加而求得和及进位的逻辑电路称为半加器。电路称为半加器。能对两个能对两个1 1位二进制数进行相加并考虑低位来的进位，位二进制数进行相加并考虑低位来的进位，即相当于即相当于3 3个个1 1位二进制数的相加，求得和及进位的逻辑电位二进制数的相加，求得和及进位的逻辑电路称为全加器。路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方实现多位二进制数相加的电路称为加法器

9、。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器速度较快、但电路复杂。加法器除用来加法器除用来(yn li)(yn li)实现两个二进制数相加外，还实现两个二进制数相加外，还可用来可用来(yn li)(yn li)设计代码转换电路、二进制减法器和十设计代码转换电路、二进制减法器和十进制加法器等。进制加法器等。第9页/共85页第九页，共86页。3.5 数值数值(shz)比较器比较器第10页/共85页第

10、十页，共86页。用来完成两个二进制数的大小(dxio)比较的逻辑电路称为数值比较器，简称比较器。3.5.1 1位数值位数值(shz)比比较器较器设AB时L11；AB时L21；AB时L31。得1位数值(shz)比较器的真值表。A BL1(AB) L2(AB)L3(A=B)L2(AB AB AB3A3B2A2B1A1B0A0B、AB AB) L2(AB) L3(A=B)111&1111111111&1&逻辑图逻辑图第15页/共85页第十五页，共86页。3.5.3 比较比较(bjio)器的级器的级联联 16 15 14 1 3 12 11 10 974LS85 1 2 3 4

11、 5 6 7 8VCC A3 B2 A2 A1 B1 A0 B0B3 AB AB A=B AB AB AB ABAB AB ABAB AB ABAB AB ABAB AB ABAB AB ABAB AB AB AB AB AB AB AB AB AB AB AB A=B第18页/共85页第十八页，共86页。本节小结(xioji)在各种数字系统尤其是在计算机中，经常需要在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的果转向执行某种操作。用来完成两个二进制数的大小比较大小比较(bj

12、io)(bjio)的逻辑电路称为数值比较的逻辑电路称为数值比较(bjio)(bjio)器，简称比较器，简称比较(bjio)(bjio)器。在数字电器。在数字电路中，数值比较路中，数值比较(bjio)(bjio)器的输入是要进行比较器的输入是要进行比较(bjio)(bjio)的两个二进制数，输出是比较的两个二进制数，输出是比较(bjio)(bjio)的结果。的结果。利用集成数值比较利用集成数值比较(bjio)(bjio)器的级联输入端，器的级联输入端，很容易构成更多位数的数值比较很容易构成更多位数的数值比较(bjio)(bjio)器。数器。数值比较值比较(bjio)(bjio)器的扩展方式有串联

13、和并联两种。器的扩展方式有串联和并联两种。扩展时需注意扩展时需注意TTLTTL电路与电路与CMOSCMOS电路在连接方式上电路在连接方式上的区别。的区别。第19页/共85页第十九页，共86页。3.6 编码器编码器第20页/共85页第二十页，共86页。实现编码(bin m)操作的电路称为编码(bin m)器。3.6.1 二进制编码器二进制编码器1、3位二进制编码器位二进制编码器输入输入8个互斥的信号输个互斥的信号输出出(shch)3位二进位二进制代码制代码真真值值表表第21页/共85页第二十一页，共86页。753175310763276321765476542IIIIIIIIYIIIIIIIIY

14、IIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或门构成(b) 由与非门构成111&逻逻辑辑(lu j)表表达达式式逻辑图逻辑图第22页/共85页第二十二页，共86页。2、3位二进制优先位二进制优先(yuxin)编码器编码器在优先编码器中优先级别高的信号(xnho)排斥级别低的，即具有单方面排斥的特性。输 入I7 I6 I5 I4 I3 I2 I1 I0输 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0

15、0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0设I7的优先(yuxin)级别最高，I6次之，依此类推，I0最低。真真值值表表第23页/共85页第二十三页，共86页。12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY逻辑逻辑(lu j)表表达式达式第24页/共85页第二十四页，共86页。逻辑图逻辑图111111&1&Y2 Y1 Y

16、0I7 I6 I5 I4 I3 I2 I1 I08线线-3线线优优先先(yuxin)编编码码器器如果要求输出、输入均为反变量，则只要在图中的每一个(y )输出端和输入端都加上反相器就可以了。第25页/共85页第二十五页，共86页。2、集成、集成(j chn)3位二进制优先编码器位二进制优先编码器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474L

17、S148 5 4 3 2 1 13 12 11 10(a) 引脚排列图(b) 逻辑功能示意图ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。 YEX 0表示是编码输出； YEX 1表示不是编码输出。集成集成(j chn)3(j chn)3位二进制优先编码器位二进制优先编码器74LS14874LS148第26页/共85页第二十六页，共86页。集成集成(j chn)3(j chn)3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输入输入(shr)(shr)：

18、逻辑：逻辑0(0(低电平）有效低电平）有效输出输出(shch)(shch)：逻辑：逻辑0(0(低电平）有效低电平）有效第27页/共85页第二十七页，共86页。 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&集成集成(j chn)3(j chn)3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联

19、的级联16线线-4线优先线优先(yuxin)编码器编码器优先级别从015 II递降第28页/共85页第二十八页，共86页。输 入I输 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 13.6.2 二二-十进制编码器十进制编码器1、8421 BCD码编码器码编码器输入输入10个互斥的数码个互斥的数码(shm)输出输出4位二进位二进制代码制代码真真值值表表第29页/共85页第二十九页，共

20、86页。9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY逻辑逻辑(lu j)表达式表达式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或门构成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由与非门构成Y3 Y2 Y1 Y0&逻辑图逻辑图第30页/共85页第三十页，共86页。I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0

21、0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 02、8421 BCD码优先码优先(yuxin)编码器编码器真值表真值表优先级别从 I9至 I0递降第31页/共85页第三十一页，共86页。逻辑逻辑(lu j)表达式表达式124683468568789123456789345678956789789902458934589689789234567893456789678978914895

22、896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY第32页/共85页第三十二页，共86页。逻辑图逻辑图11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&1在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的 8421 BCD 码优先编码器。10线

23、-4线优先编码器第33页/共85页第三十三页，共86页。 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND3、集成、集成(j chn)10线线-4线优先编码器线优先编码器输入端和输出端都是低电平有效第34页/共85页第三十四页，共86页。本节小结(xioji)用二进制代码表示特定(tdng)对象的过程称为编码；实现编码操作的电路称为编码器。编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优

24、先编码方案。第35页/共85页第三十五页，共86页。3.7 译码器译码器第36页/共85页第三十六页，共86页。译码器就是把一种代码转换为另一种代码的电路。把代码状态的特定含义翻译出来的过程称为译码，实现(shxin)译码操作的电路称为译码器。3.7.1 二进制译码器二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种(y zhn)状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部(qunb)状态，故又称为变量译码器。第37页/共85页第三十七页，共86页。1、3位二进制译码器位二进制译码器A2 A1 A0Y0 Y

25、1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表输入：输入：3位二进制代码输位二进制代码输出出(shch)：8个互斥的个互斥的信号信号第38页/共85页第三十八页，共86页。01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAY

26、AAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0逻辑逻辑(lu j)表表达式达式逻辑图逻辑图电路特点：与门组成电路特点：与门组成(z chn)的阵列的阵列3 线-8 线译码器第39页/共85页第三十九页，共86页。2、集成、集成(j chn)二进制译码器二进制译码器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1

27、 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引脚排列图(b) 逻辑功能示意图A2、A1、A0为二进制译码输入(shr)端， 为译码输出端（低电平有效），G1、 、为选通控制端。当G11、 时，译码器处于工作状态；当G10、时，译码器处于禁止状态。07YYAG2BG2022BAGG122BAGG第40页/共85页第四十页，共86页。真值表真值表输 入使 能选 择输 出G1 2GA2 A1 A001234567 YYYYYYYY 1 0 1 01 01 01 01 01 01 01 00 0 00 0 10 1 00 1

28、11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1输入输入(shr)(shr)：自然二：自然二进制码进制码输出输出(shch)(shch)：低：低电平有效电平有效BAGGG222第41页/共85页第四十一页，共86页。 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13

29、 Y14 Y15 使能 译码输出 A0A1A2 A3 “1” 译码输入 A0A1A2 STA STB STC 低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 3、74LS138的级联的级联4 线-16 线译码器第42页/共85页第四十二页，共86页。第43页/共85页第四十三页，共86页。二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别(fnbi)用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10

30、根输出线，所以又称为4线-10线译码器。3.7.2 二二-十进制译码器十进制译码器1、8421 BCD码译码器码译码器把二-十进制代码翻译成10个十进制数字信号的电路(dinl)，称为二-十进制译码器。第44页/共85页第四十四页，共86页。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0

31、1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表第45页/共85页第四十五页，共86页。01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&

32、amp;逻辑逻辑(lu j)表达式表达式逻辑图逻辑图采用完全译码方案第46页/共85页第四十六页，共86页。 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&将与门换成与非门，则输出(shch)为反变量，即为低电平有效。第47页/共85页第四十七页，共86页。、集成、集成(j chn)8421 BCD码译码器码译码器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2

33、 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引脚排列图(b) 逻辑功能示意图输出为反变量，即为低电平有效，并且采用完全译码方案。第48页/共85页第四十八页，共86页。abcdefgh a b c d a f b e f g h g e c d(a) 外形图(b) 共阴极(c) 共阳极+VCCabcdefgh3.7.3 显示显示(xinsh)译译码器码器1、数码、数码(shm)显示器显示器 用来驱动各种显示器件，从而(cng r)将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直

34、观地显示出来的电路，称为显示译码器。第49页/共85页第四十九页，共86页。第50页/共85页第五十页，共86页。b=c=f=g=1，a=d=e=0时时c=d=e=f=g=1，a=b=0时时共阴极共阴极(ynj)第51页/共85页第五十一页，共86页。2、显示、显示(xinsh)译码译码器器真值表仅适用真值表仅适用(shyng)(shyng)于共于共阴极阴极LEDLED真值表真值表第52页/共85页第五十二页，共86页。 A3A2A1A0000111100010101011111110100201023AAAAAAAaa的卡诺图的卡诺图第53页/共85页第五十三页，共86页。 A3A2A1A0

35、00011110001110110111111010b的卡诺图的卡诺图 A3A2A1A000011110001110111111111001c的卡诺图的卡诺图01012AAAAAb012AAAc第54页/共85页第五十四页，共86页。 A3A2A1A000011110001010101011101011d的卡诺图的卡诺图 A3A2A1A000011110001010100011001011e的卡诺图的卡诺图012120102AAAAAAAAAd0102AAAAe第55页/共85页第五十五页，共86页。 A3A2A1A000011110001110101111001001f的卡诺图的卡诺图 A3

36、A2A1A000011110000110101111101011g的卡诺图的卡诺图0212013AAAAAAAf1212013AAAAAAAg第56页/共85页第五十六页，共86页。逻辑逻辑(lu j)表达式表达式121201302120130102012120102012010120201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAAAdAAAcAAAAAbAAAAAAAa第57页/共85页第五十七页，共86页。逻辑图逻辑图a b c d e f g A3 A2 A1 A01111&第58页/共85页第五十八页，共86页。2、集成、集成(j chn)显示译码器显示译

37、码器74LS48 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引脚排列引脚排列(pili)图图第59页/共85页第五十九页，共86页。输 入输 出功 能 或十 进 制 数LT RBIA3 A2 A1 A0RBOBI /a b c d e f gRBOBI / (灭 灯 )LT (试 灯 )RBI (动 态 灭 零 ) 0 1 0 0 0 0 00(输 入 )100 0 0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234567891

38、011121314151 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1

39、 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功功能能表表第60页/共85页第六十页，共86页。辅助辅助(fzh)端功能端功能第61页/共85页第六十一页，共86页。7653174211)7 , 6 , 5 , 3(),()7 , 4 , 2 , 1 (),(mmmmmCBACmmmmmCBASiiiiiiii3.7.4 译码器的应用译码器的应用(yngyng)1、用二进制译码器实现、用二进制译码器实现(shxin)逻辑函数逻辑函数&AiBiCi-1 1SiCiA0 Y0A

40、1 Y1A2 Y2 Y3 Y4STA Y5STB Y6STC Y774LS138画出用二进制译码器和与非门实现这些画出用二进制译码器和与非门实现这些(zhxi)函数的接函数的接线图。线图。写出函数的标准与或表达式，并变换为与非写出函数的标准与或表达式，并变换为与非-与非形式。与非形式。第62页/共85页第六十二页，共86页。10 0 0 0 0 0 0 0 1 0 0 1小数点0 0 1 1 0 1 1 1 0 0 0 0LTRBI RBOA3A2A1A0LTRBI RBOA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LT

41、RBI RBOA3A2A1A03、数码显示电路、数码显示电路(dinl)的动态灭零的动态灭零整数部分：高位的RBOBI /与低位的RBI相连小数部分：低位的RBOBI /与高位的RBI相连第63页/共85页第六十三页，共86页。本节小结(xioji)把代码状态的特定含义翻译出来的过程称为译把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。码器就是把一种代码转换为另一种代码的电路。译码器分二进制译码器、十进制译码器及字符译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器

42、的工作原理类似，设计显示译码器，各种译码器的工作原理类似，设计方法也相同。方法也相同。二进制译码器能产生输入变量的全部最小项，二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数而任一组合逻辑函数(hnsh)(hnsh)总能表示成最小项总能表示成最小项之和的形式，所以，由二进制译码器加上或门即之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数可实现任何组合逻辑函数(hnsh)(hnsh)。此外，用。此外，用4 4线线-16-16线译码器还可实现线译码器还可实现BCDBCD码到十进制码的变换。码到十进制码的变换。第64页/共85页第六十四页，共86页。3.8 数据数据(shj

43、)选择器选择器第65页/共85页第六十五页，共86页。3.8.1 4选选1数据数据(shj)选择器选择器输 入 D A1 A0输 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D330013012011010iiimDAADAADAADAADY真值表真值表逻辑逻辑(lu j)表表达式达式地地址址(dzh)变变量量输输入入数数据据由地址码决定从路输入中选择哪路输出。第66页/共85页第六十六页，共86页。逻辑图逻辑图1111D0 D1 D2 D3A1A0&1Y第67页/共85页第六十七页，共86页。3.8.2 集成集成(j chn)数据数据选择器选择器 16

44、15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND集成集成(j chn)双双4选选1数据选择器数据选择器74LS153输 入输 出 S D A1 A0 Y1 0 D0 0 00 D1 0 10 D2 1 00 D3 1 1 0 D0 D1 D2 D3选通控制端选通控制端S为低电平有效，即为低电平有效，即S=0时芯片被选时芯片被选中，处于工作状态；中，处于工作状态；S=1时芯片被禁止，时芯片被禁止，Y0。第68页/共85页第六十八页，共86页。集成集成

45、(j chn)8选选1数据选择器数据选择器74LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND70012701210120iiimDAAADAAADAAADY70012701210120iiimDAAADAAADAAADYS0 时S1 时，选择器被禁止，无论地址码是什么，Y 总是等于 0第69页/共85页第六十九页，共86页。输 入输 出D A2 A1 A0 SY Y 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D

46、4 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 00 1D0 0DD1 1DD2 2DD3 3DD4 4DD5 5DD6 6DD7 7D74LS151的真的真值表值表第70页/共85页第七十页，共86页。 Y Y74LS151(2)D7 D0 A2A1A0 EN Y Y74LS151(1)D7 D0 A2A1A0 EN11D15 D8D7 D0A3A2A1A0S2S1Y2Y1YY2Y1数据数据(shj)选择器选择器的扩展的扩展A30 时，1S0、2S1，片(2)禁止、片(1)工作A31时，1S1、2S0，片(1)禁止、片(2)工作第71页/共85页第七十一页，共86

47、页。3.8.3 用数据选择器实现逻辑用数据选择器实现逻辑(lu j)函函数数基本原理基本原理数据(shj)选择器的主要特点：120niiimDY（1）具有(jyu)标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。第72页/共85页第七十二页，共86页。基本基本(jbn)步步骤骤确定确定(qudng)(qudng)数据选择器数据选择器确定确定(qudng)地址变量地址变量 2 1 ABCBACB

48、ALn个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数逻辑函数 1 选用选用74LS153 2 74LS153有两个地址变量。第73页/共85页第七十三页，共86页。求求Di 3 （1）公式）公式(gngsh)法法函数(hnsh)的标准与或表达式：103210mmCmCmABCBACBAL4选1数据(shj)选择器输出信号的表达式：33221100DmDmDmDmY比较L和Y，得：103210DDCDCD、 3 第74页/共85页第七十四页，共86页。画连线画连线(lin xin)图图 4 C C 0 1 A B 0Y74LS153D0 D1 D2 D3 A1 A0 ST L21 4 第75页/共85页第七十五页，共86页。求求Di的的方法方法(fngf)（2）真值表法）真值表法miA B CLm00 0 00 0 101m10 1 00 1 110m21 0