2022年1基于libero的数字逻辑设计仿真及验证实验

1、精选学习资料 - - - 欢迎下载 学 院 专 业 班 组学号 姓名 协作者 老师评定 试验题目 基于libero的数字规律设计仿真及验证明验1.熟识 eda工具的使用；仿真基本门电路；2.仿真组合规律电路；3.仿真时序规律电路；4.基本门电路. 组合电路和时序电路的程序烧录及验证；5.数字规律综合设计仿真及验证；试验报告1.基本门电路一.试验目的1.明白基于 verilog 的基本门电路的设计及其验证；2.熟识利用 eda 工具进行设计及仿真的流程；3.学习针对实际门电路芯片74hc00.74hc02.74hc04.74hc08.74hc32.74hc86 进行 veriloghdl 设计的

2、方法；二.试验环境libero 仿真软件；精品学习资料精选学习资料 - - - 欢迎下载三.试验内容1.把握 libero 软件的使用方法；2.进行针对 74 系列基本门电路的设计,并完成相应的仿真试验；3.参考教材中相应章节的设计代码.测试平台代码（可自行编程）,完成74hc00.74hc02.74hc04.74hc08.74hc32.74hc86 相应的设计.综合及仿真；4.提交针对 74hc00.74hc02.74hc04.74hc08.74hc32.74hc86（任选一个）的综合结果,以及相应的仿真结果；四.试验结果和数据处理1.所有模块及测试平台代码清单/74hc00 代码 -与非/

3、 hc00.vmodule hc00a、b、y; input 4:1a、b;output 4:1y;assign y=a&b; endmodule/74hc00 测试平台代码/ test.vtimescale 1ns/1ns module test1; reg 4:1a、b;wire 4:1y;hc00 u1a、b、y;initial begina=4'b0000; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1; a=4'b1111; b=4'b0001;#10 b=b<&

4、lt;1;#10 b=b<<1;#10 b=b<<1;end endmodule/74hc02 代码 -或非/ hc02.vmodule hc02a、b、y;精品学习资料精选学习资料 - - - 欢迎下载input 4:1a、b;output 4:1y; assign y=a|b; endmodule/74hc02 测试平台代码/ test.vtimescale 1ns/1ns module test2; reg 4:1a、b;wire 4:1y;hc02 u2a、b、y;initial begina=4'b0000; b=4'b0001;#10 b=b

5、<<1;#10 b=b<<1;#10 b=b<<1; a=4'b1111; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;end endmodule/74hc04 代码 -非/ hc04.vmodule hc04a、y; input 6:1a;output 6:1y;assign y=a; endmodule/74hc04 测试平台代码/ test.vtimescale 1ns/1ns module test3; reg 6:1a;wire 6:1y;hc04 u3a

6、、y;initial begina=4'b000001;#10 a=a<<1;#10 a=a<<1;#10 a=a<<1;精品学习资料精选学习资料 - - - 欢迎下载#10 a=a<<1;#10 a=a<<1;end endmodule/74hc08 代码 -与/ hc08.vmodule hc08a、b、y; input 4:1a、b;output 4:1y; assign y=a&b; endmodule/74hc08 测试平台代码/ test.vtimescale 1ns/1ns module test4; r

7、eg 4:1a、b;wire 4:1y;hc08 u4a、b、y;initial begina=4'b0000; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1; a=4'b1111; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;end endmodule/74hc32 代码 -或/ hc32.vmodule hc32a、b、y; input 4:1a、b;output 4:1y; assign y=a|b; e

8、ndmodule/74hc32 测试平台代码/ test.vtimescale 1ns/1ns module test5; reg 4:1a、b;精品学习资料精选学习资料 - - - 欢迎下载wire 4:1y;hc32 u5a、b、y;initial begina=4'b0000; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1; a=4'b1111; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;end end

9、module/74hc86 代码 -异或/ hc86.vmodule hc86a、b、y; input 4:1a、b;output 4:1y; assign y=ab; endmodule/74hc86 测试平台代码/ test.vtimescale 1ns/1ns module test6; reg 4:1a、b;wire 4:1y;hc86 u6a、b、y;initial begina=4'b0000; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1; a=4'b1111; b=4'b

10、0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;end endmodule2.第一次仿真结果（ 任选一个门,请注明,插入截图,下同）；（将波形窗精品学习资料精选学习资料 - - - 欢迎下载口背景设为 白色,调整窗口至合适大小,使波形能完整显示,对窗口截图；后面试验中的仿真使用相同方法处理）异或门：3.综合结果；（将相关窗口调至合适大小,使rtl 图能完整显示,对窗口截图,后面试验中的综合使用相同方法处理）4.其次次仿真结果（综合后） ；回答输出信号为否有推迟,推迟时间约为多少？精品学习资料精选学习资料 - - - 欢迎下载输出信

11、号有推迟,推迟时间为300ps； 5.第三次仿真结果（布局布线后） ；回答输出信号为否有推迟,推迟时间约为多少？分析为否有显现竞争冒险；精品学习资料精选学习资料 - - - 欢迎下载输出信号有推迟,推迟时间为4200ps；没有显现竞争冒险；2.组合规律电路一.试验目的1.明白基于 verilog 的组合规律电路的设计及其验证；2.熟识利用 eda 工具进行设计及仿真的流程；3.学习针对实际组合规律电路芯片74hc148.74hc138.74hc153.74hc85.74hc283.74hc4511 进行 veriloghdl 设计的方法；二.试验环境libero 仿真软件；三.试验内容1.把握

12、 libero 软件的使用方法；2.进行针对 74 系列基本组合规律电路的设计,并完成相应的仿真试验；3.参考教材中相应章节的设计代码.测试平台代码（可自行编程）,完成74hc148.74hc138.74hc153.74hc85.74hc283.74hc4511 相应的设计.综合及仿真；4.74hc85 测试平台的测试数据要求：进行比较的a .b 两数,分别为本人学号的末两位,如“ 89”,就 a 数为“ 1000”, b 数为“ 1001”；如两数相等,需精品学习资料精选学习资料 - - - 欢迎下载考虑级联输入（级联输入的各种取值情形均需包括）；如两数不等,就需增加一对取值情形,验证a .

13、b 相等时的比较结果；5.74hc4511 设计成扩展型的,即能显示数字09.字母 af；6.提交针对 74hc148.74hc138.74hc153.74hc85.74hc283.74hc4511（ 任选一个）的综合结果,以及相应的仿真结果；1.全部模块及测试平台代码清单/74hc148 代码/hc148.vmodule hc148datain、eo、dataout; input 7:0 datain;output eo;output 2:0 dataout;reg 2:0 dataout; reg eo;integer i;always datain begindataout=0;eo=1

14、; fori=0;i<8;i=i+1begin ifdataini begin dataout=i; eo=0;endend endendmodule/74hc148 测试平台代码/ test148.vtimescale 1ns/1ns module test148; reg 7:0 in;wire 2:0 out; wire eo; initialbegin in=00000001;repeat9#20 in=in<<1; endhc148 u148in、eo、out;精品学习资料精选学习资料 - - - 欢迎下载endmodule/74hc138 代码/hc138.vmo

15、dule hc138a、b、c、g1、g2an、g2bn、y7、y6、y5、y4、y3、y2、y1、y0;input a、b、c;input g1、g2an、g2bn;output y7、y6、y5、y4、y3、y2、y1、y0; wire y7、y6、y5、y4、y3、y2、y1、y0;reg 7:0 eq;wire 7:0 eqn; wire 2:0datain; assign eqn=eq;assign datain0=a; assign datain1=b; assign datain2=c;always datain or g1 or g2an or g2bn beginif.g1e

16、q=8'b11111111;else if.g2an&g2bn eq=8'b11111111;else eq=1'b1<<datain; endassign y0=eqn0; assign y1=eqn1; assign y2=eqn2; assign y3=eqn3; assign y4=eqn4; assign y5=eqn5; assign y6=eqn6; assign y7=eqn7; endmodule/74hc138 测试平台代码/ test138.vtimescale 1ns/10ps module test138;reg a、b、c

17、;reg g1、g2an、g2bn;wire y0、y1、y2、y3、y4、y5、y6、y7;initial begin a=0;repeat20精品学习资料精选学习资料 - - - 欢迎下载#20 a=$random; endinitial begin b=0;repeat20#20 a=$random; endinitialbegin c=0;repeat20#20 a=$random; endinitial begin g1=0;#40 g1=1;end initial begin g2an=0;#25 g2an=1;end initial begin g2bn=0;#45 g2bn=1

18、;endhc138 u138 .a a、.b b、.c c、.g1 g1、.g2an g2an、.g2bn g2bn、.y0 y0、.y1 y1、.y2 y2、.y3 y3、.y4 y4、.y5 y5、.y6 y6、精品学习资料精选学习资料 - - - 欢迎下载.y7 y7;endmodule/74hc153 代码/hc153.vmodule hc153c0、c1、c2、c3、a、b、y、g; input c0、c1、c2、c3、a、b、g;output y;reg y;always c0 or c1 or c2 or c3 or a or b beginifg y=0;else casea、

19、b 0:y=c0;1:y=c1;2:y=c2;3:y=c3;default:y=1'bx; endcaseend endmodule/74hc153 测试平台代码/ test153.vtimescale 1ns/1ns module test153; reg c0、c1、c2、c3;reg a、b、g;wire y; initial begin g=1;repeat20#20 g=0;end initial begin a=0;repeat20#20 a=$random; endinitial begin精品学习资料精选学习资料 - - - 欢迎下载b=0;repeat20#20 b=

20、$random; endinitial begin c0=0;repeat20#20 c0=$random; endinitialbegin c1=0;repeat20#20 c1=$random; endinitial begin c2=0;repeat20#20 c2=$random; endinitial begin c3=0;repeat20#20 c3=$random; endhc153 u153.c0 c0、.c1 c1、.c2 c2、.c3 c3、.g g、.a a、.b b、.y y;endmodule/74hc85 代码/hc85.vmodule hc85a3、a2、a1、a

21、0、b3、b2、b1、b0、qagb、qasb、qaeb、iagb、iasb、iaeb;精品学习资料精选学习资料 - - - 欢迎下载input a3、a2、a1、a0、b3、b2、b1、b0、iagb、iasb、iaeb; output qagb、qasb、qaeb;reg qagb、qasb、qaeb;wire 3:0dataa、datab; assign dataa0=a0; assign dataa1=a1; assign dataa2=a2; assign dataa3=a3; assign datab0=b0; assign datab1=b1; assign datab2=b2;

22、 assign datab3=b3; always dataa or datab beginifdataa>datab beginqagb=1;qasb=0;qaeb=0;endelse ifdataa<datab beginqasb=1;qagb=0;qaeb=0;endelse ifiagb&.iasb&.iaeb begin qagb=1;qasb=0;qaeb=0;endelse if.iagb&iasb&.iaeb begin qasb=1;qagb=0;qaeb=0;endelse ifiaeb beginqaeb=1;qasb=0;qa

23、gb=0;end beginifdataa=databifiagb&iasb&.iaebbegin qagb=0;qasb=0;qaeb=0;end if.iagb&.iasb&.iaebbegin qagb=1;qasb=1;qaeb=0;endend endendmodule/74hc85 测试平台代码精品学习资料精选学习资料 - - - 欢迎下载/ test85.vtimescale 1ns/1ns module test85;reg a3、a2、a1、a0、b3、b2、b1、b0; reg iagb、iasb、iaeb;wire qagb、qasb、qa

24、eb;initial begin a3=0;repeat20#20 a3=$random; endinitial begin a2=0;repeat20#20 a2=$random; endinitialbegin a1=0;repeat20#20 a1=$random; endinitial begin a0=0;repeat20#20 a0=$random; endinitialbegin b3=0;repeat20#20 b3=$random; endinitial begin b2=0;repeat20#20 b2=$random; endinitial begin精品学习资料精选学习

25、资料 - - - 欢迎下载b1=0;repeat20#20 b1=$random; endinitial begin b0=0;repeat20#20 b0=$random; endinitialbegin iagb=0;repeat10#40 iagb=$random; endinitial begin iasb=0;repeat10#40 iasb=$random; endinitial begin iaeb=0;repeat10#40 iaeb=$random; endhc85 u85.a3 a3、.a2 a2、.a1 a1、.a0 a0、.b3 b3、.b2 b2、.b1 b1、.b0

26、 b0、.iagb iagb、.iasb iasb、.iaeb iaeb、.qagb qagb、.qasb qasb、.qaeb qaeb精品学习资料精选学习资料 - - - 欢迎下载;endmodule/74hc283 代码/hc283.vmodule hc283a3、a2、a1、a0、b3、b2、b1、b0、sigma3、sigma2、sigma1、sigma0、c0、c4; input a3、a2、a1、a0、b3、b2、b1、b0;input c0;output sigma3、sigma2、sigma1、sigma0; output c4;reg c4;reg3:0sigma; wir

27、e3:0dataa、datab; assign dataa0=a0; assign dataa1=a1; assign dataa2=a2; assign dataa3=a3; assign datab0=b0; assign datab1=b1; assign datab2=b2; assign datab3=b3;always dataa or datab or c0 beginc4、sigma=dataa+datab+c0; endassign sigma0= sigma0; assign sigma1= sigma1; assign sigma2= sigma2; assign sig

28、ma3= sigma3; endmodule/74hc283 测试平台代码/ test283.vtimescale 1ns/10ps module test283;reg a3、a2、a1、a0、b3、b2、b1、b0;reg c0;wire sigma3、sigma2、sigma1、sigma0; wire c4;initial begin a3=0;repeat20#20 a3=$random; end精品学习资料精选学习资料 - - - 欢迎下载initial begin a2=0;repeat20#20 a2=$random; endinitial begin a1=0;repeat2

29、0#20 a1=$random; endinitial begin a0=0;repeat20#20 a0=$random; endinitialbegin b3=0;repeat20#20 b3=$random; endinitial begin b2=0;repeat20#20 b2=$random; endinitialbegin b1=0;repeat20#20 b1=$random; endinitial begin b0=0;repeat20#20 b0=$random; endinitial begin精品学习资料精选学习资料 - - - 欢迎下载c0=0;repeat20#20

30、 c0=$random; endhc283 u283 .a3 a3、.a2 a2、.a1 a1、.a0 a0、.b3 b3、.b2 b2、.b1 b1、.b0 b0、.sigma3 sigma3、.sigma2 sigma2、.sigma1 sigma1、.sigma0 sigma0、.c0 c0、.c4 c4;endmodule/74hc4511 代码/hc4511.vmodule hc4511a、seg、lt_n、bi_n、le; input lt_n、bi_n、le;input3:0a;output7:0seg; reg7:0sm_8s;assign seg=sm_8s;alwaysa

31、or lt_n or bi_n or le begin if.lt_nsm_8s=8'b11111111; else if.bi_nsm_8s=8'b00000000;else iflesm_8s=sm_8s; elsecasea 4'd0:sm_8s=8'b00111111;4'd1:sm_8s=8'b00000110;4'd2:sm_8s=8'b01011011;4'd3:sm_8s=8'b01001111;4'd4:sm_8s=8'b01100110;精品学习资料精选学习资料 - - - 欢迎

32、下载4'd5:sm_8s=8'b01101101;4'd6:sm_8s=8'b01111101;4'd7:sm_8s=8'b00000111;4'd8:sm_8s=8'b01111111;4'd9:sm_8s=8'b01101111;4'd10:sm_8s=8'b01110111;4'd11:sm_8s=8'b01111100;4'd12:sm_8s=8'b00111001;4'd13:sm_8s=8'b01011110;4'd14:sm_8s

33、=8'b01111001;4'd15:sm_8s=8'b01110001;default:; endcase end endmodule/74hc4511 测试平台代码/ test4511.vtimescale 1ns/1ps module test4511; reg 3:0pa;reg plt_n、pbi_n、ple; wire 7:0 pseg;hc4511 u4511pa、pseg、plt_n、pbi_n、ple;initial beginpa=0;plt_n=0;pbi_n=0;ple=0;#10 plt_n=0;#10 plt_n=1;pbi_n=0;#10

34、ple=0;plt_n=1;pbi_n=1;pa=4'd0;#10 pa=4'd0;#10 pa=4'd1;#10 pa=4'd2;#10 pa=4'd3;#10 pa=4'd4;#10 pa=4'd5;#10 pa=4'd6;#10 pa=4'd7;#10 pa=4'd8;#10 pa=4'd9;#10 pa=4'd10;#10 pa=4'd11;#10 pa=4'd12;#10 pa=4'd13;#10 pa=4'd14;精品学习资料精选学习资料 - - - 欢迎

35、下载#10 pa=4'd15;end endmodule2.第一次仿真结果（任选一个模块,请注明）74hc853.综合结果精品学习资料精选学习资料 - - - 欢迎下载4.其次次仿真结果（综合后） ；回答输出信号为否有推迟,推迟时间约为多少？输出信号有推迟,推迟时间为500ps；5.第三次仿真结果 （布局布线后）；回答输出信号为否有推迟,推迟时间约为多少？分析为否有显现竞争冒险；精品学习资料精选学习资料 - - - 欢迎下载输出信号有推迟,推迟时间为4700,有显现竞争3.时序规律电路一.试验目的1.明白基于 verilog 的时序规律电路的设计及其验证；2.熟识利用 eda 工具进行

36、设计及仿真的流程；3.学习针对实际时序规律电路芯片74hc74.74hc112.74hc194.74hc161进行 veriloghdl 设计的方法；二.试验环境libero 仿真软件；三.试验内容1.娴熟把握 libero 软件的使用方法；2.进行针对 74 系列时序规律电路的设计,并完成相应的仿真试验；3.参考教材中相应章节的设计代码.测试平台代码（可自行编程）,完成74hc74.74hc112.74hc161.74hc194 相应的设计.综合及仿真；4.提交针对 74hc74.74hc112.74hc161.74hc194（任选一个）的综合结果,以及相应的仿真结果；四.试验结果和数据处理

37、精品学习资料精选学习资料 - - - 欢迎下载1.全部模块及测试平台代码清单/74hc74 代码/ hc74.vmodule hc74d1、d2、cp1、cp2、rd1n、rd2n、sd1n、sd2n、q1、q2、q1n、q2n;input d1、d2;input rd1n、sd1n、cp1; input rd2n、sd2n、cp2; output q1、q1n、q2、q2n; reg q1、q2;assign q1n=q1; assign q2n=q2;always posedge cp1begin if.rd1nq1<=0;else if.sd1nq1<=1; else q1&

38、lt;=d1;endalways posedge cp2begin if.rd2n q2<=0;else if.sd2n q2<=1; else q2<=d2;end endmodule/74hc74 测试平台代码/ test74.vtimescale 1ns/1ns module test74;reg d1、d2、rd1n、rd2n、cp1、cp2、sd1n、sd2n;wire q1、q2、q1n、q2n;initial begin cp1=0;endparameter clock_period=20;always #clock_period/2 cp1=cp1; init

39、ial begincp2=0;endalways #clock_period/2 cp2=cp2; initialbegin d1=0;repeat20#20 d1=$random; end精品学习资料精选学习资料 - - - 欢迎下载initial begin d2=0;repeat20#20 d2=$random; endinitial begin rd1n=0;repeat20#20 rd1n=$random; endinitial begin rd2n=0;repeat20#20 rd2n=$random; endinitialbegin sd1n=0;repeat20#20 sd1n

40、=$random; endinitial begin sd2n=0;repeat20#20 sd2n=$random; endhc74 u74.cp1 cp1、.cp2 cp2、.d1 d1、.d2 d2、.rd1n rd1n、.rd2n rd2n、.sd1n sd1n、.sd2n sd2n、.q1 q1、.q1n q1n、.q2 q2、.q2n q2n精品学习资料精选学习资料 - - - 欢迎下载;endmodule/74hc112 代码/ hc112.vmodule hc112j1、j2、k1、k2、cpn1、cpn2、rd1n、rd2n、sd1n、sd2n、q1、q2、q1n、q2n;

41、input j1、j2、k1、k2;input rd1n、sd1n、cpn1;input rd2n、sd2n、cpn2; output q1、q2、q1n、q2n; reg q1、q2;assign q1n=q1; assign q2n=q2;always posedge cpn1 begin if.rd1n q1<=0;else if.sd1n q1<=1; elsecasej1、k12'b00:q1<=q1;2'b01:q1<=1'b0;2'b10:q1<=1'b1;2'b11:q1<=q1;default

42、:q1<=1'bx; endcaseendalways posedge cpn2 begin if.rd2n q2<=0;else if.sd2n q2<=1;else casej2、k2 2'b00:q2<=q2;2'b01:q2<=1'b0;2'b10:q2<=1'b1;2'b11:q2<=q2;default:q2<=1'bx; endcaseend endmodule/74hc112 测试平台代码/ test112.vtimescale 1ns/1ns module test

43、112;reg j1、j2、k1、k2、rd1n、rd2n、cpn1、cpn2、sd1n、sd2n; wire q1、q2、q1n、q2n;精品学习资料精选学习资料 - - - 欢迎下载initial begin cpn1=0;endparameter clock_period=20;always #clock_period/2 cpn1=cpn2; initial begincpn2=0;endalways #clock_period/2 cpn2=cpn2; initialbeginj1=0;repeat20#20 j1=$random; endinitial begin k1=0;rep

44、eat20#20 k1=$random; endinitial begin j2=0;repeat20#20 j2=$random; endinitialbegin k2=0;repeat20#20 k2=$random; endinitial begin rd1n=0;repeat20#20 rd1n=$random; endinitial begin rd2n=0;repeat20#20 rd2n=$random;精品学习资料精选学习资料 - - - 欢迎下载end initial begin sd1n=0;repeat20#20 sd1n=$random; endinitialbegin

45、 sd2n=0;repeat20#20 sd2n=$random; endhc112 u112 .cpn1 cpn1、.cpn2 cpn2、.j1 j1、.k1 k1、.j2 j2、.k2 k2、.rd1n rd1n、.rd2n rd2n、.sd1n sd1n、.sd2n sd2n、.q1 q1、.q1n q1n、.q2 q2、.q2n q2n;endmodule/74hc161 代码/ hc161.vmodule hc161cp、cep、cet、mrn、pen、dn、qn、tc;input cp;input cep、cet; output 3:0qn; input mrn; input pe

46、n; input 3:0dn; output reg tc; reg 3:0qaux;always posedge cp精品学习资料精选学习资料 - - - 欢迎下载begin if.mrnqaux<=4'b0000; else if.penqaux<=dn; else ifcep&cet qaux<=qaux+1; else qaux<=qaux; endalways posedge cp begin ifqaux=4'b1111 tc=1'b1;else tc=1'b0; endassign qn=qaux; endmodul

47、e/74hc161 测试平台代码/ test161.vtimescale 1ns/1ns module test161;reg cp、cep、cet、mrn、pen;reg 3:0dn;wire 3:0qn; wire tc; initialbegin cp=0;endparameter dely=20; always #del y/2cp=cp; initialbegin cep=0;repeat20#20 cep=1;end initial begin cet=0;repeat20#20 cet=1;end initial精品学习资料精选学习资料 - - - 欢迎下载begin mrn=0

48、;repeat20#20 mrn=1;end initial begin pen=0;repeat20#20 pen=1;end initial begin dn=0;repeat20#20 dn=$random; endhc161 u161.cp cp、.cep cep、.cet cet、.mrn mrn、.pen pen、.dn dn、.qn qn、.tc tc;endmodule/74hc194 代码/ hc194.vmodule hc194d0、d1、d2、d3、s0、s1、dsr、dsl、mrn、cp、q0、q1、q2、q3; input d0、d1、d2、d3;input s0、s

49、1; input dsr、dsl; input mrn; input cp;output q0、q1、q2、q3; reg3:0qaux; wire3:0data;assign data0=d0; assign data1=d1; assign data2=d2;精品学习资料精选学习资料 - - - 欢迎下载assign data3=d3; always posedge cp beginif.mrnqaux=0;else ifs1&s0 qaux=data; else ifs1&.s0qaux=qaux2:0、dsl;else if.s1&s0 qaux=dsr、qau

50、x2:0;else if.s1&s0 qaux=qaux; endassign q0=qaux0; assign q1=qaux1; assign q2=qaux2; assign q3=qaux3; endmodule/74hc194 测试平台代码/ test194.vtimescale 1ns/1ns module test194;reg d0、d1、d2、d3、s0、s1、dsr、dsl、mrn、cp; wire q0、q1、q2、q3;initial begin cp=0;endparameter clock_period=20; always #clock_period/2 cp=cp; initialbegin d0=0;repeat20#20 d0=$random; endinitial begin d1=0;repeat20#20 d1=$random; endinitial begin精品学习资料精选学习资料 - - - 欢迎下载d2=0;repeat20#20 d2=$random; endinitial begin d3=0;repeat