集成电路课程设计(范例)

1、集成电路课程设计1. 目的与任务 本课程设计是集成电路分析与设计基础的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计电路设计及模拟版图设计版图验证等正向设计方法。2. 设计题目与要求2.1设计题目及其性能指标要求器件名称：含两个2-4译码器的74HC139芯片要求电路性能指标：（1） 可驱动10个LSTTL电路（相当于15pF电容负载）；（2） 输出高电平时，|IOH|20A，VOH，min=4.4V；（3） 输出底电平时，|IOL|4mA，VOL，man=0.4V；（4）

2、 输出级充放电时间tr=tf，tpd25ns；（5） 工作电源5V，常温工作，工作频率fwork=30MHz，总功耗Pmax150mW。2.2设计要求1. 独立完成设计74HC139芯片的全过程；2. 设计时使用的工艺及设计规则： MOSIS:mhp_n12；3. 根据所用的工艺，选取合理的模型库；4. 选用以lambda()为单位的设计规则；5. 全手工、层次化设计版图；6. 达到指导书提出的设计指标要求。3. 设计方法与计算3.1 74HC139芯片简介74HC139是包含两个2线-4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表

3、1所示：图1 74HC139芯片管脚图表1 74HC139真值表片选输入数据输出CsA1A0Y0Y1Y2Y30000111001101010110101111101××1111从图1可以看出74HC139芯片是由两片独立的24译码器组成的，因此设计时只需分析其中一个24译码器即可，从真值表我们可以得出Cs为片选端，当其为0时，芯片正常工作，当其为1时，芯片封锁。A1、A0为输入端，Y0-Y3为输出端，而且是低电平有效。24译码器的逻辑表达式，如下所示：74HC139的逻辑图如图2所示：图2 74HC139逻辑图3.2 电路设计本次设计采用的是m12_20的模型库参数进行各级

4、电路的尺寸计算，其参数如下：NMOS: ox=3.9×8.85×1012F/m n=605.312×104/Vs tox=395×1010m Vtn=0.81056VPMOS: ox=3.9×8.85×1012F/m p=219×104/Vs tox=395×1010m Vtp=0.971428V3.2.1 输出级电路设计根据要求输出级电路等效电路图如图3所示，输入Vi为前一级的输出，可认为是理想的输出，即VIL=Vss, VIH=VDD。图3 输出级电路（1） 输出级N管（W/L）N的计算当输入为高电平时，输出为

5、低电平，N管导通，且工作在线性区，而后级有较大的灌电流输入，要求|IOL|4mA，VOL，man=0.4V，根据NMOS管理想电流分方程分段表达式： Idsn=oxntoxWLNVgsVtnVdsVds22因此，(WL)N=4×103×395×1083.9×8.85×1014×605.312×(50.81056)×0.4(0.4)22 则，(WL)N=48(2) 输出级P管（W/L）P的计算当输入为低电平时，输出为高电平，P管导通，且工作在线性区。同时要求N管和P管的充放电时间tr=tf，分别求出这两个条件下的（W

6、/L）P，min极限值，然后取大者。1. 以|IOH|20A，VOH，min=4.4V为条件计算（W/L）P，min极限值：用PMOS管的理想电流方程分段表达式： Idsp=oxptoxWLP(VDDVg|Vtp|)(VDDVo)VDDVo22 因此, (WL)P=20×106×395×1083.9×8.85×1014×219(50.971428)×(54.4)(54.4)22 则，(WL)P=12. N管和P管的充放电时间tr和tf表达式分别为 令tr=tf可以计算（W/l）p,min的值，计算过程如下：1.89×

7、;104×2×0.810560.550.810562+150.81056×(9520×0.810565)×148 =5.23×104×2×0.4714285-0.9714282+150.971428×9519.428565×(LW)P计算得出：(LW)P=7.14×103则（W/L）P=140取其中的大值作为输出级P管的尺寸，则（W/L）P=1403.2.2 内部反相器中各MOS管的尺寸计算内部基本反相器如图4所示，它的N管和P管尺寸依据充放电时间tr和tf方程来求。关键点是先求出式中

8、CL（即负载）。图4 内部反相器它的负载由以下三部分电容组成：本级漏极的PN结电容CPN；下级的栅电容Cg；连线杂散电容CS。 本级漏极的PN结电容CPN的计算 CPNCj×（Wb）+Cjsw×(2W+2b)其中Cj是每um2的结电容，Cjsw是每um的周界电容，b为有源区宽度，可从设计规则获取。如若最小孔为2×2，孔与多晶硅栅的最小间距为2，孔与有源区边界的最小间距为2，则取b6。Cj和Cjsw可用相关公式计算，或从模型库选取，或用经验数据。其中采用的模型库参数如下所示： 总的漏极PN结电容应是N管和P管的总和，即：CPN=Cj,NWN+Cj,PWPb+Cjsw

9、,N2WN+2b+Cjsw,P(2WP+b)=Cj,Nb+2Cjsw,NWN+Cj,Pb+2Cjsw,PWP+2b(Cjsw,N+Cjsw,P)=9×105×6×0.6×106+2×5.525×1010WN+(2.033×104 ×6×0.6×106+6×1010)WP+2×6×0.6×106(5.525×1010 +3×1010)=1.429×109WN+1.332×109WP+6.138×1015 注意

10、：此处WN和WP都为国际单位 栅电容Cg的计算 CgCg，NCg，P（WNWP）L此处WN和WP为与本级漏极相连的下一级的N管和P管的栅极尺寸，近似取输出级WN和WP的尺寸。将输出级N管和P管的宽长比：（W/L）N=48和（W/L）P=140代入公式进行计算，根据设计规则，=0.6，L=2=1.2，代入得：Cg=（96+280）×2×（0.6×106）2×3.9×8.85×1012395×105 =2.37×1013F 连线杂散电容CS CS一般CPNCg10CS，可忽略CS作用，因此可以得出：CL=CPN+Cg=

11、1.429×109WN+1.332×109+2.43×1013又因为： 令tr=tf，并把CL的值代入公式，根据tr=tf2nS的条件，计算出WN和WP 的值。 （LW）P（LW）N=P2Vtn0.1VddVddVtn2+1VddVtn（19Vdd20VtnVdd）N2|Vtp|0.1VddVdd|Vtp|2+1Vdd|Vtp|（19Vdd20|Vtp|Vdd）=219×2×0.3105650.810562+150.81056（9520×0.81056Vdd）605.312×2×0.47142850.9714282

12、+150.971428（9520×0.9714285） 0.343( WL)P=3( WL)N即，WP=3WN使tr=tf=2nS，即tf=(1.429×109WN+1.332×109×3WN+2.43×1013)×395×10103.9×8.85×1012×605.312×104WN ×1.2×106×0.694 =2×109因此，（WL）N,min=1.672（WL）P,min=3（WL）N,min=6所以，内部反相器的尺寸为：（WL）N,内

13、部反相器=2（WL）P,内部反相器=63.2.3 内部逻辑门MOS的尺寸计算内部逻辑门的电路如图5所示。根据截止延迟时间tpLH和导通延迟时间tpHL的要求，在最坏情况下，必须保证等效N管、P管的等效电阻与内部基本反相器的相同，这样三输入与非门就相当于内部基本反相器了。因此，N管的尺寸放大3倍，而P管尺寸不变，即：图5 内部逻辑门代入内部反相器的尺寸得，内部逻辑门的尺寸为：（WL）N,内部逻辑门=3（WL）N,内部反相器=6（WL）P,内部逻辑门=（WL）P,内部反相器=6 3.2.4 输入级设计由于本电路是与TTL兼容，TTL的输入电平ViH可能为2.4V，如果按正常内部反相器进行设计，则N

14、1、P1构成的CMOS将有较大直流功耗。故采用如图6所示的电路，通过正反馈的P2作为上提拉管，使ViH较快上升，减小功耗，加快翻转速度。图6 输入级电路（1）输入级提拉管P2的（W/L）P2的计算为了节省面积，同时又能使ViH较快上升，取（W/L）P21。若取L=2，W=2，要特别注意版图的画法，不要违反设计几何规则。为了方便画版图，此处的L允许取6。所以，WP2=6（2）输入级P1管（W/L）P1的计算此处P1管的尺寸取内部反相器中P管的尺寸，则(WL)P1=(WL)P,内部反相器=6（3）输出级N1管（W/L）N1的计算由于要与TTL电路兼容，而TTL的输出电平在0.42.4V之间，因此要

15、选取反相器的状态转变电平：又知：代入数据得：V1*=50.971428+0.81056×np1+np=1.4计算得到：np=19.89又因为，所以，np=n(WL)NP(WL)P=19.89因此，(WL)N=7.20×(WL)P=443.2.5缓冲级的设计（1）输入缓冲级由74HC139的逻辑图可知，在输入级中有三个信号：Cs、A1、A0。其中Cs经一级输入反相器后，形成，用去驱动4个三输入与非门，故需要缓冲级，使其驱动能力增加。同时为了用驱动，必须加入缓冲门。由于A1、A0以及各驱动内部与非门2个，所以可以不用缓冲级。Cs的缓冲级设计过程如下：Cs的缓冲级与输入级和内部门

16、的关系如图7所示。图中M1为输入级，M2为内部门，M3为缓冲级驱动门。M1的P管和N管的尺寸即为上述所述的。图7 Cs的缓冲级输入级CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即为内部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由级间比值（相邻级中MOS管宽度增加的倍数）来确定。如果要求尺寸或功耗最佳，级间比值为210。具体可取。N为扇出系数，它的定义是：在本例中，前级等效反相器栅的面积为M2的P管和N管的栅面积总和，下级栅的面积为4个三输入与非门中与Cs相连的所有P管和N管的栅面积总和。因此，N=4(WNL+WPL)逻辑(WNL+WPL)内部=4×（12+1

17、2）×2（4+12）×2=6N=2.4493所以，（WL）N3=N（WL）N,内部反相器=3×2=6（WL）P3=N（WL）P,内部反相器=3×6=18(2)输出缓冲级由于输出级部分要驱动TTL电路，其尺寸较大，因而必须在与非门输出与输出级之间加入一级缓冲门M1，如图8所示。将与非门M0等效为一个反相器，类似上述Cs的缓冲级设计，计算出M1的P管和N管的尺寸图8 输出缓冲级 同理，级间的扇出系数为：将内部逻辑门等效为一个反相器，则其等效尺寸等于内部反相器的尺寸，计算得出：N=(WNL+WPL)输出(WNL+WPL)等效=（96+280）×2（4

18、+12）×2=23.5所以，N=4.855（WL）N1=N（WL）N,内部反相器=5×2=10（WL）P1=N（WL）P,内部反相器=5×6=303.2.6 输入保护电路设计因为MOS器件的栅极有极高的绝缘电阻，当栅极处于浮置状态时，由于某种原因（如触摸），感应的电荷无法很快地泄放掉。而MOS器件的栅氧化层极薄，这些感应的电荷使得MOS器件的栅与衬底之间产生非常高的电场。该电场强度如果超过栅氧化层的击穿极限，则将发生栅击穿，使MOS器件失效，因此要设置保护电路。输入保护电路有单二极管、电阻结构和双二极管、电阻结构。图9所示的为双二极管、电阻结构输入保护电路。保护电

19、路中的电阻可以是扩散电阻、多晶硅电阻或其他合金薄膜电阻，其典型值为300500。二极管的有效面积可取500m2，或用Shockley方程计算。输入保护电路的版图可按相关的版图设计要求自己设计，也可调用单元库中的pad单元版图。如果版图设计中准备调用单元库中的pad标准单元版图，因其包含保持电路，就不必别外的保护电路设计。图9 输入保护电路至此，完成了全部器件的尺寸计算，汇总列出各级N管和P管的尺寸如下：输入级：WLN=44 WN=88WLP=6 WP=12WLP，提拉管=1 WP,提拉管=6内部反相器：（WL）N,内部反相器=2 WN=4（WL）P,内部反相器=6 WP=12输入缓冲级：WLN

20、=6 WN=12WLP=18 WP=36内部逻辑门：WLN=6 WN=12WLP=6 WP=12输出缓冲级：WLN=10 WN=20WLP=30 WP=60输出级：WLN=48 WN=96WLP=140 WP=2803.3 功耗与延迟估算在估算延时、功耗时，从输入到输出选出一条级数最多的去路进行估算。在74HC139电路从输入到输出的所有各支路中，只有Cs端加入了缓冲级，其级数最多，延时与功耗最大，因此在估算74HC139芯片的延时、功耗时，就以Cs支路电路图(如图10所示)来简化估算。图103.3.1 模型简化由于在实际工作中，四个三输入与非门中只有一个可被选通并工作，而另三个不工作，所以估

21、算功耗时只估算上图所示的支路即可。在Cs端经三级反相器后，与四个三输入与非门相连，但图10所示的支路与另外不工作的三个三输入与非门断开了，所以用负载电容CL1来等效与另外三个不工作的三输入与非门电路，而将工作的一个三输入与非门的两个输入接高电平，只将Cs端信号加在反相器上。在X点之前的电路，由于A0，A1，Cs均为输入级，虽然A0、A1比Cs少一个反相器，作为工程估算，可以认为三个输入级是相同的，于是，估算功耗时对X点这前的部分只要计算Cs这一个支路，最后将结果乘以3倍就可以了。在X点之后的电路功耗，则只计算一个支路。3.3.2 功耗估算CMOS电路的功耗中一般包括静态功耗、瞬态功耗、交变功耗

22、。由于CMOS电路忽略漏电，静态功耗近似为0，工作频率不高时，也可忽略交变功耗，则估算时只计算瞬态功耗PT即可。按下列公式计算瞬态功耗。PT=CL总Vdd2fmax其中：CPN为本级漏极PN结电容，按2.2.2相关公式计算Cg为与本级漏极相连的下一级栅电容，按2.2.2的Cg计算CS为从本级漏连接到下一级栅的连线杂散电容，其值较小，可忽略不计CL1为被断开的三个三输入与非门栅电容，按2.2.2的Cg计算CL为最后一级（即输出级）的下一级栅电容，即负载电容15pFX前、X后表示Cs支路电路中X点之前或X点之后的所有器件因此，CPN,X前=1.429×109×（44×

23、2+2×26×2）×0.6×106 + 1.332×109×（6×2+6×218×2）×0.6×106 + 6.138×1015×3 = 1.555×1013FCPN,X后=1.429×109×（6×2+10×248×2）×0.6×106+ 1.332×109×（6×2+30×2140×2）×0.6×106 + 6.1

24、38×1015×3 = 4.094×1013FCg,X前=3×2.37×1013=7.11×1013FCg,X后=3×2.37×1013=7.11×1013FCL总=3CPN,X前+Cg,X前+Cs,X前+CL1+CPN,X后+Cg,X后+Cs,X后+CL =3×(1.555×10137.11×1013+0+2.37×1013） +4.094×1013+7.11×1013+0+15×1012 =1.943×1011F所以，整个

25、74HC139芯片的功耗为：PT=CL总Vdd2fmax =1.943×1011×25×30×106=14.6mWP总=2PT=2×14.6=29.2mW3.3.3 延迟估算算出每一级等效反相器延迟时间，总的延迟时间为各级（共6级）延迟时间的总和。各级等效反相器延迟时间可用下式估算：tpd，total=i=16tpdi各字母代表的意义如图11所示。ttVoViVddVdd0t ftpLHtpHLt r0.5图11由上面的计算可以看出，即最后一级（即输出级）的下一级栅电容比起其它电容都大得多，在这里为了简化运算，用最后一级功耗乘

26、以级数进行估算，并假设每一级延迟都相同。tf=CLtoxoxn（LW）N2Vtn0.1VddVddVtn2+1VddVtn(19Vdd20VtnVdd)=15×1012×395×10103.9×8.85×1012×605.312×104×148×0.694=4.1nStr=CLtoxoxp（LW）P2|Vtp|0.1VddVdd|Vtp|2+1Vdd|Vtp|(19Vdd20|Vtp|Vdd)=15×1012×395×10103.9×8.85×1012&#

27、215;219×104×1140×0.732=4.1nS所以，最后一级的延迟时间为：tpd=12tf2+tr2=124.12+4.12=2.05nS总延迟为：tpd，total=6tpd=6×2.05=12.3nS25nS 因此该电路设计满足设计要求。4. 电路模拟电路模拟中为了减小工作量，使用上述功耗与延迟估算部分用过的Cs支路电路图。为了计算出功耗，在两个电源支路分别加入一个零值电压源VI1和VI2，电压值为零（如图12所示），在模拟时进行直流扫描分析，然后就可得出功耗。图12 电路模拟用Cs支路把此电路图转为SPICE文件，加入电路特性分析指令和控

28、制语句，即可对电路进行仿真。采用前面所计算得到的各个器件的宽长比，进行第一次电路仿真，我发现有些仿真结果不是那么的理想，直流分析时的转换电平Vs没有达到1.4V，为了改变转换电平，我对输入级的尺寸进行适当地修改，使电路仿真符合设计要求。修改后的输入级尺寸如下：WLN=22 WLP=6WN=44 WP=12采用修改过的数据，再一次进行电路仿真。 4.1 直流分析当Vcs由0.4V变化到2.4V的过程中，观察波形得到阈值电压（状态转变电平）Vs。Vs的值应该为1.4V。直流分析的原理图如图13所示，其对应的SPICE文件如图13所示，直流分析的输入输出电压曲线如图15所示。图13 直流分析原理图图

29、14 直流分析SPICE文件图15 输入输出电压曲线从图15可以看出，转变电平Vs大约在1.4V左右，符合设计要求。4.2 瞬态分析从波形中得到tPLH、tPHL、tr和tf，然后进行相关计算。瞬时分析的原理图如图16所示，其SPICE文件如图17所示，仿真波形如图18所示：图16 瞬态分析原理图图17 瞬态分析SPICE文件图18 瞬态分析波形图从波形图中得出：tr=3.5ns,tf=2.8ns,tpLH=2.8ns,tPHL=2.1nstpd=12tf2+tr2=123.52+2.82=1.575nS4.3 功耗分析对电压源VI1和VI2进行直流扫描分析：“.dc lin source v

30、I1 0 5 0.1 sweep lin source vI2 0 5 0.1 ”，输出“.print dc p( VI1) p(VI2)”，从波形中得出p( VI1 )max和 p(VI2)max，总功耗：Ptotal=2×3×P(V11)max+P(V12)max功耗分析的原理图如图19所示，其SPICE文件如图20所示，功耗分析的波形如图21所示：图19 功耗分析原理图图20 功耗分析SPICE文件图21 功耗分析波形图从图中可以看出P(V11)max=-86.67pW P(V12)max=-2.6nW因此，Ptotal=2×3×86.67×103+2.6=5.72nW满足设计要求。5.版图设计本次设计采用层次化，全手工设计版图。所谓层次化设计版图就是先设计单元版图，由简单的单元版图再组成较复杂的单元版图，一层层设计，直至完成芯片的整体版图。5.1 输入级设计输入级电路的版图如图22所示，由于提拉管的宽长比只有1，所以这里的多晶硅宽度采用6，而其它的MOS管的多晶硅均采用2。图22 输入级5.