翻译-HighperformanceanaloganddigitalPLLdesign

1、作者：Teresa M. Almeida, Moiste S. Piedade, R. Alves Redol来源：Circuits and Systems, 1999.原文题目：High performance analog and digital PLL design原文网址：/stamp/stamp.jsp?tp=&arnumber=780025（IEEE库）注：本文中的公式均可在WPS中编辑高性能的模拟和数字PLL设计摘要本文提出了一种高性能的锁相环（PLL）设计设计方法。在这里高性能是指该锁相环回路是一个具有高效降噪和精确的频

2、率响应的能力的高阶锁相环。无论是模拟锁相环（APLL）还是数字锁相环（DPLL）设计均可通过所提出的技术实现。该方法能在多阶锁相环中应用，其中由于非常高阶的锁相环的其设计难度非常大，将其除外。本文明确地提出了该PLL设计的框图和APLL和DPLL的模型。同时本文还讨论了高阶设计的实例。实验中的DPLL实验结果通过固定点数字信号处理器（DSP）呈现，而APLL实验结果由个一个市售电路来呈现、讨论和比较。文章最后得出结论。1. 介绍无论是模拟还是数字形式的锁相环，均作为解调、同步、合成、跟踪或测量信号等的可靠方式，是一种广泛应用于现代通信和控制系统的多功能元件1,2。高阶锁相环由于其的高选择性的频

3、率特性而被特别关注。由于输入信号可以被噪声严重污染，一些锁相环的内部组件也可能引入不可忽视的内部噪声，因此理想情况下需要一个非常有选择性的频率响应以获得足够降噪。这种选择性可以通过在这里提出来的在一定频率范围内的高阶说明来实现。高阶锁相环在一些实际应用中被特别需要。然而，由于缺乏适当的设计方法，他们不常在实际应用中应用。通过恰当的设计方法，有可能获得高性能的模拟锁相环和数字锁相环，并且克服二级和三阶锁相环通常具备的最大限制1,2。PLL的基本配置包括四个功能模块：相位检测器（PD），低通滤波器，全数位/压控振荡器（DCONCO）和不延迟的分频器。控制振荡器（DCONCO）和无延迟的相位/频率分

4、频器。这四个组成部分连成一个闭环反馈（图1）1,2,3。为支持所提出的PLL设计方法，建立了基于此基本环路拓扑的模拟（第2节）和数字（第3节）的PLL模型。并行分析这两种模式。高阶设计实施例在第4节呈现，实验结果在第7节中讨论。最后，在第8节得出结论。图1 锁相环路的反馈结构2. 模拟锁相环（APLL）模型考虑到PLL已经锁定了输入信号，因此它可能建立一个线性模型以便分析APLL的动态行为。虽然有些组分具有非线性增益特性，在此假设APLL为线性特性。相位检测器获得的输出正比于它的输入端之间的相位差（式1）。VCO控制的瞬态频率（）与其输出相比，具有一个增益系数（式2）。(1)(2)环路滤波器不

5、限于通常的第一或第二阶极点/零点关联1，2。 相反，在此考虑一个通用的过滤器结构，该结构允许任何阶次（式3）。(3)限定了环路增益1,2，它能够建立一个APLL转换方程，该式如下：(4)由于该环路的传递函数被选择为先验（式5），允许任何APLL完全根据它的说明设计，该APLL的部件参数可以与传递函数的系数直接关联（式5和6）。(5)(6)3. 数字锁相(DPLL)环模型和前文一样，现在考虑一个通用的DPLL模型。由于该环路的的离散和反馈特性，一个数字锁相环的实现意味着某处内循环的延迟时间必然存在，以避免环路无延迟循环。由于这次运行将是该环路第一次在DSP中执行操作，因此为了简单而直接

6、地实现这个模型，将时间延迟连接到相位检测器的反馈支路（式7）。(7)(8)和上文一样，再次假设线性电位差特征的，特性关系式为的滤波器，带有DCO特性的通用公式，并且其增益系数为，频率频率/相位分频系数，一个通用数字锁相环是阶传递函数。这些被组合为下式（8）所示：由于该通用一阶DCO是从模拟计数器模块的VCO推导获得的，其中，因此可以获得该环路的滤波系数表达式：(9)考虑双线性变换作为映射APLL到DPLL的说明方法4，约束这个DPLL的0的个数比极点个数少1（），这样就能明确识别一个APLL在上的零点。此限制意味着获得了一个预期的阶数字滤波器，即在APLL和DPLL组件结果之间获得了与预期相符

7、的完美匹配。多数常见的低通频率响应特性（如巴特沃斯，切比雪夫，椭圆（奇数阶）4均有，在不影响所需要的数字锁相环和环路滤波器的阶数的条件下，是以添加额外的零点到模拟锁相环中的（APLL）。在开始设计中，一旦模拟锁相环（APLL）的频率响应是确定的，那么一个额外的施加在处的零点以及数字锁相环（APLL）的传递函数系数可以通过双线性变换获得。阶数字滤波器系数可以通过式9得到。4. 设计实例在本节中分析两个模拟锁相环/数字锁相环（APLL/DPLL)的设计实例。实例中选择了具有巴特沃斯频率响应的一个3阶（通常为最大的实际阶数1,2）和一个7阶的锁相环。为了让模拟锁相环（APLL）与数字锁相环（DPLL

8、）的之间实现完美匹配并且其性能差别能够通过比较直观地获得，锁相环（PLL）参数的选择主要受数字实现的限制（在第6节中解释）。因为上述限制，在本节中将两个锁相环的截止频率均设为398Hz（大约为1/50的采样频率），因此锁相环通常具有一个比振荡器的非同步频率低得多的截止频率。压控振荡器/ 数控振荡器（VCO/DC）的非同步频率被设定为并且它期望的线性限制为。模拟锁相环（APLL）的设计要考虑使用一个带或非门的鉴相器（PD）的市售电路来实现（见第5节）。数字锁相环（DPLL）的设计结果则考虑在一个带有直接相位差的鉴相器（PD）的定点数字信号处理器（DSP）上呈现（见第6节）。为了说明设计

9、目的，三阶模拟锁相环（APLL)和数字锁相环(DPLL)的设计参数（由上文提出的设计公式获得）在下面的小节推导。4.1 三阶巴特沃斯模拟锁相环设计对于截止频率为398Hz（在3dB处）三阶低通巴特沃斯模拟锁相环来说，其理论传输系数为，这也导致N=1。假设电源用，或非鉴相器的增益为。压控振荡器与前一节具有相同的电源电压和限制条件，其增益为。二阶滤波器的特征系数为：，其在，品质因数。预期的APLL的频率响应系数和其滤波器在图5中被描述（实线分别为T3和F3）。七阶模拟锁相环的设计也被描述（T7和F7）。4.2 三阶巴特沃斯数字锁相环设计从模拟锁相环传递函数开始推导（在前面段落中推导过），然后加上必

10、要的在2Fs的额外的零点，同时应用双线性变换，则数字锁相环的传递函数推导为：，。与模拟锁相环一致，数字锁相环的参数为：，（alu在此处的含义为虚构ALU单位），。所获得的无限脉冲响应（IIR）滤波器参数为：F0=0.40401966，c0=7.22338342E-3，c1=1.4467668E-2，c2=7.22338342E-3，d0=1，d1=-1.74886346，d2=7.77756991E-1。在模拟条件下，在图6分别描述了对应于数字锁相环（T3）的频率响应和环路滤波器（F3）的理论曲线（实线）。七阶数字锁相环的曲线也分别被描述（T7和F7）。5. 模拟锁相环的实现该模拟锁相环电路的

11、实现是基于市售的锁相环4046的电路实现的。该电路包括了一个压控振荡器和两个鉴相器（一个或非门和一个边缘控制数字存储网络）。选择这个或非门市基于两个原因：其一，它具有和其中一个数字相位差检测器具有相同的特性3；其二，它具有较高的抗噪声性能6。为了获得一个无干扰的方波，输入端添加了一个电压比较器（见图2）。这些外部元件控制了压控振荡器的特性（Ra，Rb和Cab）从而得到截止频率，进而满足设计需求。由于这个压控振荡器的实验测得的增益高于理论值，因此电路进一步增加了一个带电阻（Rv）的衰减器。图2. 简化APLL模块的实现框图外部环路滤波器由托马斯双二阶部分来实现（图3），该部分用途广泛并且，易于设

12、计7。本文中的3阶模拟锁相环只采用一个二阶电路来实现。而7阶滤波器则包括三个二阶滤波器。所述第一部分具有单位增益和最低品质因数。第二部分可以调整最大单位增益。最后部分具有最高的品质因数，从而为整个电路的滤波器提供增益。在该电路中所使用的元件的实际值最多和理论值差15%。图3. 托马斯双二阶电路部分环路滤波器的频率响应准确地表明了该过滤器不会受到由所需频率范围内的运算放大器产生的有限的增益带宽的影响。7阶和3阶滤波器的理论频率响应的模拟量在图5中描述（实线标示F7和F3）。6. 数字锁相环（DPLL）的实现数字锁相环是通过16位定点DSP TMS320C25及其软件开发的系统环境来实现的4。基于

13、TLC32040模拟接口的带有两个模拟通道（输入/输出）的模拟接口在本电路中被该电路具有一个重建抗混叠低通滤波器，该滤波器通过可编程采样的方式将采样频率减半，同时能在通过软件更改采样频率，但是采样频率被12位的ADC和DAC所提供的速率所限制。在本节中选择采样频率为Fs=19.84kHz。由于抗混叠滤波器只有一个输入通道和一个输出通道，因此数字锁相环结构之外增加了两个额外的模块（图4）。一个数控振荡器（DCOin）作为输入来模拟输入的相位信号（），另外，外部噪声（）可能也被加到这个电路中来分析该数字锁相环在存在噪声的情况下的性能。正弦波发生器中的环路数控振荡器的输出也包括在内。采用查表法获得的

14、数据为电路提供具有非常低的谐波失真的正弦波输出波形。图4. 简化模块DPLL实现框图该电路中采用一个能够直接得到相位差的鉴相器，该鉴相器是基于DSP算数逻辑单元的总体特征来实现的4。鉴相器的输入相位信号是从±1到±变化的锯齿波形。无论是输入数控振荡器还是数控振荡器环路都具有的DSP算术逻辑单元的优势。该滤波器是通过带有系数且允许节点扩展的二阶的级联IIR来实现的4。在模拟的条件下，3阶数字锁相环仅包括一个模块，而七阶也只包括三个模块。7阶和3阶滤波器中的理论频率响应系数在图6中描绘。（实线标记F7和F3）。7. 实验结果由于在数字锁相环中能直接获得相位差（和均为锯齿波信号图

15、4），并且XOR PD（和均为矩形波图2）在模拟锁相环使用，因此要通过实验直接得到或非常困难。此外，还定义了与滤波器输入输出相位信号有关的额外的传递函数（分别为和）。这个传递函数在这里被命名为滤波器相位误差函数。图5. 7阶模拟锁相环和3阶实验（虚线）和理论（实线）的频率响应系数：TPLL；F滤波器；H滤波的相位误差函数环路滤波器和滤波器相位误差函数的频率响应系数均通过实验获得，并且在在图5和6显示。为了最大限度地提高七阶和三阶锁相环的图表的动态范围，将三阶几点左右翻转，并描绘不同尺度（顶部和右侧的尺度），而7阶的动态范围也描绘在同一图表中（底部和左侧的尺度）。模拟锁相环和数字锁相环的理论曲线

16、（实线）通过直接比较获得了模拟锁相环和数字锁相环的最终频率响应。尽管高阶锁相环高阶是在这两种情况下获得的，其结果还是非常准确。图6. DPLL 7阶和（左右翻转）3阶的实践（虚线）和理论（实线）的频率响应。模量：TPLL;的F过滤器; H滤波的相位误差函数图7. 模拟锁相环噪声性能：输入信号（虚线）和压控振荡器输出（实线）的频谱（七阶和三阶）为了测试在存在噪声的条件下的高阶模拟锁相环和数字锁相环的性能，实验在对输入信号用20kHz的白噪声进行污染的条件下测量。在模拟条件下，一个正弦信号（2Vpp，3kHz）在输入比较器之前加上白噪声。输入信号（该信号位于比较器之后，在模拟锁相环的输入端）的频谱

17、图和标记的输入信号（虚线）均在图7中描绘。实时测量的压控振荡器的输出信号（7阶和3阶模拟锁相环）为实线。因此能够借此设想模拟锁相环在空载是的频率响应曲线。由于输出信号是一个矩形波，因此它的二阶、三阶谐波均存在。与预期一致，七阶模拟锁相环比三阶模拟锁相环的抗噪声能力更强。模拟的情况下，噪声是为了干扰模拟锁相环的输入信号的零点而在比较器之前加入，而在数字情况下则不同，噪声信号则是被连到模拟接口信道的输入。接着，内置DSP直接将3kHz的相位信号添加到DCOin端口。输入噪声信号的频谱（从DSP输出后交叉输入和输出路径）在图8描述（虚线）并且标注了输入信号。DCO环路输出的锯齿波信号作用于正弦波发生器。该正弦波信号的频率在图8中描述（虚线），并且用于分析锁子锁相环在存在外部噪声时的性能。在前面的试验中，无论是七阶还是三阶的数字锁相环的输出频谱均在图8中被描绘。另外，该环路的频率响应是在假设空载的条件下