电子综合设计EDA实验5状态机电路设计1

1、 电子综合设计EDA 实验报告 - 8 -电子信息学院实验报告书课程名：电子综合设计EDA 题 目： 实验5 状态机电路设计1 实验类别 【设计】 班 级： 电子1313 学 号： 131003430326 姓 名： 吴限 1、 实验目的（1） 通过实验掌握状态机设计技术2、 实验内容、要求根据如下所示状态图及其状态机结构图要求：（1） 试由b、c两图中任选一图写出其完整的Verilog程序。（2） 编写Verilog测试程序，验证编写的状态机工作的正确性。3、 实验步骤和程序（1）打开ISE软件，点击file新建project。（2）点击project，新建source：Verilog mo

2、dule。（3）输入程序代码，记录测试数据。（4）新建source：Verilog Test Fixture。（5）输入测试代码，记录测试数据。实验程序：module huge1(ina,CLK,RESET,outa);input2:0 ina;input CLK;input RESET;output3:0 outa;reg3:0 state,outa;parameter ST0=4'b1000, ST1=4'b0100, ST2=4'b0010, ST3=4'b0001; always(posedge CLK,negedge RESET)if(!RESET)b

3、eginstate<=ST0;endelsecasex(state)ST0:begin state<=ST1;if(ina=3'b101)outa<=4'b0010;else if(ina=3'b111)outa<=4'b1100;endST1:begin outa<=4'b1101;if(ina=3'b000)state<=ST1;else if(ina=3'b110)state<=ST2;endST2:begin outa<=4'b1111;if(ina=3'b011)s

4、tate<=ST1;else if(ina=3'b100)state<=ST2;elsestate<=ST3;endST3:begin state<=ST0;if(ina=3'b101)outa<=4'b1101;else if(ina=3'b011)outa<=4'b1110;enddefault:state<=ST0;endcaseendmodule测试程序：module huge666;/ Inputsreg 2:0 ina;reg CLK;reg RESET;/ Outputswire 3:0 outa;

5、/ Instantiate the Unit Under Test (UUT)huge1 uut (.ina(ina), .CLK(CLK), .RESET(RESET), .outa(outa);initial begin/ Initialize Inputsina = 3'b111;CLK = 0;RESET = 1;/ Wait 100 ns for global reset to finish#4 RESET=0;#5 RESET=1;#30 ina = 3'b000;#30 ina = 3'b110;#30 ina = 3'b101;#30 ina = 3'b111;#30 ina = 3'b110;#30 ina = 3'b100;#300 $stop; / Add stimulus hereend always #4 CLK=C