-计数译码显示电路

1、明德、厚学、求是、创新明德、厚学、求是、创新1电子线路设计、测试与实验电子线路设计、测试与实验华中科技大学电子与信息工程系杨彩虹 2015.12HUAZHONG UNIVERSITY OF SCIENCE AND TECHNOLOGY明德、厚学、求是、创新明德、厚学、求是、创新计数、译码、显示电路（实验计数、译码、显示电路（实验2121）n实验目的实验目的n实验原理实验原理n实验内容与要求实验内容与要求n实验注意事项实验注意事项明德、厚学、求是、创新明德、厚学、求是、创新一、一、实验目的实验目的n掌握掌握40161的逻辑功能及使用方法；的逻辑功能及使用方法；n掌握译码、显示电路的构成及使用方掌

2、握译码、显示电路的构成及使用方法；法；n进一步熟悉计数器输出波形的测试方进一步熟悉计数器输出波形的测试方法。法。n掌握计数、译码、显示电路的设计方掌握计数、译码、显示电路的设计方法。法。明德、厚学、求是、创新明德、厚学、求是、创新4位二进制同步加位二进制同步加(递增递增)计数器计数器 14 13 12 11 1 2 3 4 10 9 16 5 6 7 15 8 VDD CO Q0 Q1 Q2 Q3 ETT LD CR CP D0 D1 D2 D3 ETP VSS P161表表5.21.4 CC40161功能表功能表 1. 40161的逻辑功能的逻辑功能:清零清零使能使能数据输入数据输入置数置数

3、进位进位置数置数ET=ETT&ETPCO=Q3Q2Q1Q0CRETLDCP操作状态操作状态 0 x x x 异步清零异步清零 1 0 x 同步预置同步预置 1 1 0 保持保持 1 1 1 计数计数二、二、实验原理实验原理明德、厚学、求是、创新明德、厚学、求是、创新 CR LD D0 D1 D2 D3 CP ETP ETT Q0 Q1 Q2 Q3 CO 1 2 3 8 9 12 13 14 15 0 1 2 异异 步步 清清 零零 同同 步步预预 置置 计计 数数 保保 持持 输出 数据输入 1. 40161的时序波形图的时序波形图明德、厚学、求是、创新明德、厚学、求是、创新2. 2.

4、 构成任意进制计数器的方法构成任意进制计数器的方法 & 11 12 13 14 2 6 5 4 3 CP 7 10 9 1 ETP ETT LD CR Q3 Q2 Q1 Q0 D3 D2 D1 D0 CC40161 VDD 1 0 1 0 & 11 12 13 14 2 6 5 4 3 CP 7 10 1 9 ETP ETT CR LD Q3 Q2 Q1 Q0 D3 D2 D1 D0 CC40161 VDD 1 0 0 1 利用同步预置利用同步预置清零清零利用异步清零利用异步清零优点：优点：清零可靠清零可靠输出没有毛刺输出没有毛刺反馈反馈清零清零反馈反馈置数置数明德、厚学、求是

5、、创新明德、厚学、求是、创新3. 3. 构成多位计数器的级联方法构成多位计数器的级联方法 & 11 12 13 14 6 5 4 3 2 CP 7 10 9 ETP ETT Q3 Q2 Q1 Q0 D3 D2 D1 D0 CC40161 1 0 0 1 CR 1 LD VDD & 11 12 13 14 6 5 4 3 2 CP 7 10 9 ETP ETT Q3 Q2 Q1 Q0 D3 D2 D1 D0 CC40161 0 1 0 1 CR 1 LD VDD 进进位位信信号号 CP 串行进位（异步）串行进位（异步）优点优点：简单；：简单；缺点缺点：速度较慢：速度较慢六十进制计

6、数器六十进制计数器: :出现竞争冒险的可能性较大出现竞争冒险的可能性较大明德、厚学、求是、创新明德、厚学、求是、创新 & 11 12 13 14 6 5 4 3 2 CP 7 10 9 ETP ETT Q3 Q2 Q1 Q0 D3 D2 D1 D0 CC40161(1) 1 0 0 1 CR 1 LD VDD & 11 12 13 14 6 5 4 3 2 CP 7 10 9 ETP ETT Q3 Q2 Q1 Q0 D3 D2 D1 D0 CC40161(2) 0 1 0 1 CR 1 LD VDD 进进位位信信号号 & CP VDD & 六十进制计数器六十进制

7、计数器并行进位（同步）并行进位（同步）优点优点：速度较快；：速度较快；缺点缺点：较复杂。：较复杂。3. 3. 构成多位计数器的级联方法构成多位计数器的级联方法明德、厚学、求是、创新明德、厚学、求是、创新Pin AssignmentsPin AssignmentsTop ViewTop ViewSegment Segment IdentificationIdentificationDisplay:Display:灯测试灯测试灭灯灭灯锁存锁存A A3 3 A A0 0 A A1 1 A A2 2 译码器译码器CD4511BCCD4511BC4 4、译码显示电路的构成、译码显示电路的构成BCD-to

8、-7 Segment BCD-to-7 Segment Latch/Decoder/DriverLatch/Decoder/Driver与与74LS48管脚基本兼容管脚基本兼容明德、厚学、求是、创新明德、厚学、求是、创新*Depends upon the BCD code applied during the 0 to 1 transition of LE.X = Dont CareTruth Table明德、厚学、求是、创新明德、厚学、求是、创新 a b e d c g p f p c b e f a g d a b c d e f g p Light Emitting Diode (LED

9、) Readout共阴七段显示器共阴七段显示器明德、厚学、求是、创新明德、厚学、求是、创新译码显示电路译码显示电路 4511 3 5 A3 A2 A1 A0 6 2 1 7 4 +5V 13 12 11 10 9 15 14 a b c d e f g a b c d e f g 510 p 公共公共限流限流电阻电阻明德、厚学、求是、创新明德、厚学、求是、创新1413121112341098567CC4011 四 2 输入与非门 VDD 4B 4A 4Y 3Y 3B 3A 1A 1B 1Y 2Y 2A 2B VSSCD40161 MC14161MC14011 CD4011MC14511 CD4

10、511见见389389页页 14 13 12 11 1 2 3 4 10 9 16 5 6 7 15 8 CC40161 VDD CO Q0 Q1 Q2 Q3 ETT LD CR CP D0 D1 D2 D3 ETP VSS CC40163 4 位二进制同步计数器 14131211123410916567158CC4511 4-7 段锁存译码器/驱动器 VDD Yf Yg Ya Yb Yc Yd Ye A1 A2 LT BI LE A3 A0 VSS a b e d c g p f p c b e f a g d 共阴数码显示器 芯片管脚图芯片管脚图明德、厚学、求是、创新明德、厚学、求是、创新

11、芯片管脚图芯片管脚图1413121112341098567CC4023 三 3 输入与非门 VDD 3C 3B 3A 3Y 1Y 1C 1A 1B 2A 2B 2C 2Y VSS14131211123410916567158CC4027 双 上 升 沿J-K触 发 器 VDD 2Q 2Q 2CP 2RD 2K 2J 2SD 1Q 1Q 1CP 1RD 1K 1J 1SD VSSMC14027 CD4027MC14023 CD4023明德、厚学、求是、创新明德、厚学、求是、创新三三、实验内容与要求、实验内容与要求n1、设计并组装六十进制计数器观察显示过程绘制Q0、Q1、 Q2、Q3的波形，以及时

12、钟CP的波形n2、译码显示与数字钟电路（选做）明德、厚学、求是、创新明德、厚学、求是、创新参考逻辑电路图参考逻辑电路图明德、厚学、求是、创新明德、厚学、求是、创新简易数字钟电路基本功能要求 准确计时，以数字形式显示时、分、秒的时间； 小时的计时要求为“2424进制进制”，分和秒的计时要求为60进位； 复位：可统一复位到零； 手动校正时间。 当数字钟接通电源或者计时出现误差时，需要校正时间（或称校时）。校时是数字钟应具备的基本功能。对校时电路的要求是，在小时校正时不影响分的正常计数；在分校正时不影响小时的正常计数。明德、厚学、求是、创新明德、厚学、求是、创新数字钟电路扩展功能要求n自动校时：自动

13、校时：由秒脉冲控制校时由秒脉冲控制校时n仿广播电台正点报时：仿广播电台正点报时：在在59分分51秒、秒、53秒、秒、55秒秒、57秒发出低音秒发出低音512Hz信号，在信号，在59分分59秒时发出秒时发出一次高音一次高音1024Hz信号，音响持续信号，音响持续1秒钟，在秒钟，在1024Hz音响结束时刻为整点。音响结束时刻为整点。 n定时闹钟定时闹钟：其时间自定；：其时间自定；n报整点：从报整点：从0.5秒起发出一次高音秒起发出一次高音1024Hz信号，信号，音响持续音响持续1秒钟，间隔秒钟，间隔1秒，几点响几声，亦可由秒，几点响几声，亦可由按键控制报整点时数。按键控制报整点时数。 n其他功能其

14、他功能明德、厚学、求是、创新明德、厚学、求是、创新数字钟电路系统的组成框图 主体电路扩展电路时显示器时译码器时计数器分显示器分译码器分计数器校时电路振荡器分频器秒显示器秒译码器秒计数器定时控制仿电台报时报整点时数触摸整点报时1s数字钟电路系统由主体电路和扩展电路两大部分所组成 振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲 秒计数器计满60后向分计数器进位 分计数器计满60后向小时计数器进位 小时计数器按照“24翻0”或“12翻1”规律计数 计数器的输出经译码器送显示器 计时出现误差时可以用校时电路进行校时、校分、校秒 扩展电路必须在主体电路正常运行的情况下才能进行功能扩展 明德、厚学、求是、创新明德、厚学、求是、创新明德、厚学、求是、创新明德、厚学、求是、创新计数、译码、显示电路备选实验内容：计数、译码、显示电路备选实验内容：n1） 电子秒表（p168扩展实验4 ）n2） 用192实现24递减及递增计数器（p174扩展实验3）n3）555相关实验n4）你有兴趣的、难度相当的时序逻辑电路案例（各种计数器、脉冲产生与检测电路等）明德、厚学、求是、创新明德、厚学、求是、创新四、实验注意事项