EDA技术概论-实验指导书

1、EDA技术概论实验指导书中国海洋大学工程学院(自动化实验中心）编者：宋大雷 王建国学 生 实 验 守 则一、 实验前要认真预习，明确实验内容、原理、目的、步骤和注意事项；课外实验研究项目，实验前应拟定实验方案，并经实验室管理人员审查同意方可实施；二、 学生在教师的指导下自主进行实验，要严格遵守仪器设备操作规程，节约使用实验材料和水、电、气，如实记录实验现象、数据和结果，认真分析，独立完成实验报告；三、 爱护仪器设备及其他设施、物品，不得擅自动用与实验无关的仪器设备和物品；不准擅自将实验室的物品带出室外；损坏或遗失仪器设备及其他设施、物品，应按学校有关规定进行赔偿；四、 实验完毕后，要及时关闭电

2、源、水源、气源，清理卫生，将仪器设备和实验物品复位，经指导老师检查合格后方可离开；五、 注意安全，熟悉安全设施和事故处理措施，实验过程中发现异常情况要及时报告；发生危险时，应立即关闭电源、水源、气源，并迅速撤离；规范处理实验废液、废气和固体废弃物；六、 遵守纪律，必须按规定或预约时间参加实验，不得迟到、早退、旷课；保持实验室安静，不准大声喧哗、嬉闹，不准从事与实验无关的活动；保持实验室清洁，不准吸烟，不准随地吐痰、乱扔杂物。目 录实验一、使用Protel设计稳压电源电路1实验二、使用Quartus(MAX+PLUS)设计同步计数器5实验三、使用QUARTUS(MAX+PLUS)的层次设计方法设

3、计4位全加器12实验四、简易电子琴的设计1521实验一 使用Protel设计稳压电源电路一、 实验目的掌握Protel的基本操作，熟悉原理图绘制工具，能够对电路进行ERC检查，检查电路中出现的错误，学会原理图的绘制，生成元件清单、生成网络表，理解网络表的构成和作用。能绘制PCB板，学会PCB板中元件的布局以及布线（自动布线及手工布线），并进行PCB板的打印。二、 实验内容一种稳压电源电路如图1所示，对电路的说明如下。图1 稳压电源的原理图1直流稳压电源的作用及组成电子设备都需要稳定的直流电源。功率较小的直流电源大多数都是将50Hz的交流电经过整流、滤波和稳压后获得。整流电路用来将交流电压交换为

4、单项脉动的直流电压；滤波电路用来滤除整流后单向脉冲电压中的交流成分，变成平滑的直流电压；稳压电路的作用是当输入交流电压波动时、负载和温度变化时，维持输出直流电压的稳定。小功率直流电源有电压变压器、整流、滤波电路和稳压电路组成。随着人们对电的要求水平的提高，对直流电源的主要要求是输入电压变化以及负载变化时，输出电压应保持稳定，即使直流的电压调整及输出电阻越小越好，同时也要求纹波电压要小。 2电路工作原理220v市电经变压器输出9v交流，经桥式整流，大电容滤波得到9v电压，再加一个0.1uf小电容滤除电源中的高频分量。考虑到制作过程中电源空载使得电容放电，可在输出电容并上1KW大功率电阻，另外还要

5、给7805来获得5v电压，万一输出短路，大电容会使稳压块由于反电流冲击而破坏，加一个二极管可使反向电流流向输入端，从而起到保护作用。3整流部分 此实验的整流部分主要采用桥式电路，即由四个二极管交叉而成。但使用二极管时应注意以下问题：1) 最大整流电路 If指二极管长期运行允许通过的最大正向平均电流。若使用时超过此值，有可能烧坏二极管。2) 最高反向工作电压Urm指允许施加在二极管两端的最大方向电压通常为击穿电压的一半。3) 反向电流Ir指二极管未击穿时的反向电流值。其值会随温度的升高而急剧增加，其值越小，二极管的单向导电性越好。但是反向电流值会随温度的上升而显著增加。4) 最高工作频率f指保证

6、二极管单向导电时的最高导电频率。当工作频率超过其限度时，二极管的单向导电性能就会变差。桥式整流电路相当于理想二极管，即正偏时导通，电压降为零，相当于理想开关闭合；反偏时截止，电流为零，相当于理想开关断开。整流电路包括单向半波整流电路和桥式整流电路。半波整流电路结构简单，使用元件少，但整流效率低，输出电压脉动大。因此，它只适用于要求不高的场合。为了克服半波整流的缺点，常采用桥式整流电路。 4 滤波部分 整流电路将交流电变为脉动直流电，但其中含有大量的交流成分（称为纹波电压）。为了获得平滑的直流电压，应在整流电路的后面加接滤波电路，以滤去交流部分。此电路采用的是电容滤波电路，即在桥式整流电路输出端

7、与负载之间并联一个大电容。原理如下：在整流电路采用电容滤波后使二极管得到的时间缩短，由于电容C充电的瞬时电流较大，形成了浪涌电流，容易损坏二极管，故在选择二极管时，必须留有足够的电流裕量，以免烧坏。5 稳压部分 稳压器采用LM7805系列即输出电压值5伏，属于三段固定输出集成稳压，两边输入输出中间接地。为了防止电流或电压过大用二极管并联稳压器，当电流、电压过大时二极管起到开关作用对其进行保护。 三、 实验仪器计算机，打印机，Protel软件包四、实验步骤1画出它的原理图。2画好图后：（1）请进行电气规则检查（选择Tools/ERC菜单）。（2）请做元件表（选择Report/Bill of Ma

8、terial或Edit/Export to Spread菜单）（3）请做网络表（选择Design/Create NetList）3按设计要求做成PCB图。 （1）先自动布线，再手工调整（2）电路板设计完成后应进行DRC检测，并根据报告的错误提示进行调整， 直到无错误为止。（3）PCB四角分别添加放置安装孔，安装孔直径为3mm。 （4）PCB板的底层放置填充。 （5）在电路板上放置过孔，注意修改过孔的尺寸，外径为60mil，内径为30mil。 （6）在电路板上铺铜，要求栅格为20mil，铜膜线宽度为10mil，铺铜层为顶层，铺铜网线形式为45度，使用八角形状环绕焊盘。 4打印PCB板，PCB板的

9、顶层（要求带焊盘、过孔、元件轮廓），PCB板的丝印层及禁止布线层。五、实验报告要求试设计该电路的电路板。设计要求： （1）按电路图1画出原理图电路，元件参数见参数表1。 （2）使用单层电路板，在电路板中网络地（GND）的线宽选1mm，netj1-1 与netj1-2线宽选1mm,电源网络（VCC）的线宽选0.8mm，其余线宽均采用缺省设置（0.3mm），最小安全间距为12mil。 （3）在电路板上铺铜，要求栅格为30mil，铜膜线宽度为8mil，铺铜层为底层，铺铜网线形式为45度，使用八角形状环绕焊盘。 （4）电路板设计进行打印输出表1 元器件参数表图2. 自动布线参考电路图3. 手动调整参考

10、电路实验二 使用Quartus(MAX+PLUS)设计同步计数器一、实验目的1、掌握QUARTUS(MAX+PLUS)的基本使用。2、掌握QUARTUS(MAX+PLUS)的设计处理过程中的编译和仿真。3、掌握QUARTUS(MAX+PLUS)的设计处理过程中的三种定时分析模式。二、实验内容1、在图形编辑软件中，进行调入元件符号、放置元件、连线、放置输入输出引脚及放置节点标号等操作。2、设计项目的建立与设计输入，设计60十进制同步计数器。3、设计项目的编译。4、设计项目的仿真。5、 QUARTUS(MAX+PLUS)的定时分析及器件编程-延时矩阵分析模式和建立/保持矩阵分析模式。图11、在时序

11、电路中，计数器的应用十分普遍，例如常用的分频电路都是由计数器构成，在状态机中也经常用到计数器。设计一个60十进制同步计数器，可应用于钟表电路中。电路主要由两个十进制同步计数器74LS160组成。2、实验电路图如图1所示。图2 MAX+PLUS II集成编译器窗口3、MAX+PLUSII为设计提供了一个集成编译器环境，在集成编译器中可进行网络表提取、数据库编码、逻辑综合、分割、适配、定时时间提取、汇编等功能。在MAX+PLUSII管理窗口运行MAX+PLUSII/Compiler菜单命令，则出现集成编译器窗口，如图2所示。选择Start按钮即可以开始编译，编译器运行时，每运行到一个功能块，下面的

12、指示线变成红色。MAX+PLUSII编译器将检查设计项目是否有错，并对设计项目进行逻辑综合，然后配置到一个已选择好的Altera器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。4、设计输入和编译完成后，并不代表设计就是成功的。编译的成功只能保证为项目创建一个编程文件，保证了设计输入的基本正确性，而不能保证该项目的逻辑关系的正确性，也不能保证时序的正确性。仿真作为项目验证的一种手段，和项目设计、项目验证一样重要。MAX+PLUSII提供的仿真功能带给设计者很多的方便。仿真包括功能仿真和时序（模拟）仿真。功能仿真，又称前仿真，是在不考虑器件延时的理想情况下的一种项目验证方法，通过功

13、能仿真来验证一个项目的逻辑功能是否正确。时序仿真又称模拟仿真或后仿真，是在考虑设计项目具体适配器件的各种延时的情况下的一种项目验证方法。时序仿真不仅测试逻辑功能，还测试目标器件最差情况下的时间关系。因此电路设计经过时序仿真后，基本上能够达到设计要求。5、QUARTUS(MAX+PLUS)定时分析器提供了三种分析模式，这三种分析模式分别是：（1）延时矩阵分析模式：分析多个源节点和目标节点之间的传输路径延时时间；（2）分析时序电路的性能，包括性能上有限定值的延时、最小时钟周期和最高工作频率等；（3）计算从输入引脚到触发器和锁存器的信号输入所需要的最小的建立时间和保持时间。三、实验仪器1、计算机，2

14、、QUARTUS(MAX+PLUS)工具软件四、实验步骤1、建立并编辑图形设计文件（1）启动QUARTUS(MAX+PLUS)软件，进入QUARTUS(MAX+PLUS)管理窗口。进行设计项目的建立。（2）在QUARTUS(MAX+PLUS)管理窗口的File菜单下选择New选项或单击按钮，然后再选择Graphic Editor file后，单击OK按钮，可建立图形输入文件。（3）从库中调入元件符号。在图形编辑区内双击鼠标左键或单击鼠标右键，在随后弹出的菜单中选择Enter Symbol即可直接键入元件名，调出元件，也可以选择元件库。QUARTUS(MAX+PLUS)提供了4种库文件，其功能见

15、表1所示。表1 图形编辑器提供的库功能名 称功 能内 容prim基本图元库基本逻辑块、输入输出引脚mf逻辑宏功能库74系列逻辑元件Mega_lpm可调参数库参数化模块库、兆功能模块、核模块edif接口库逻辑电路接口（4）单击连线工具栏的按钮，光标变成，“+”形，单击连线起始端按住鼠标左键拖动至结束端松开，连线结束。若要删除某连线，可单击连线使其变成高亮（红色），再按，Delete键，即可删除。（5）图形编辑时，在连线复杂的地方（总线），可用节点标号来连线。用节点标号连线不区分大小写。（6）放置输入输出引脚。在符号库中调入元件符号对话框中，键入，input”或，output”即可将输入或输出引脚

16、添加到电路图中，新放置的输入输出引脚需要修改引脚名称。（7） 在QUARTUS(MAX+PLUS)管理窗口选择File/Project/Save & Check命令，或单击按钮，可将编辑的文件存盘并运行集成编译器的网表提取器模块检查文件的错误，如果有错误则给出错误和警告的位置信息。如果有错误，则返回编辑区内修改，直到没有错误为止。2、打开编辑好的图形设计文件，在开始编译前必须要设置以下一些选项。（1）器件的选择（2）保密位的设置（3）启用设计规则检查工具（4）锁定管脚（5）选择全局项目逻辑综合方式（6）设置全局定时要求（7）网表文件的提取（8）报告文件的设置3、设计项目的仿真(1)仿真

17、通道文件的创建QUARTUS(MAX+PLUS)是通过建立一个仿真通道文件（.scf）来完成仿真功能的。仿真通道文件就是通过波形编辑器输入激励波形为仿真器提供输入向量。在对某一项目进行仿真时，仿真器根据输入结点的逻辑电平算出并重写未定义的隐含结点和输出结点的逻辑电平。(2)仿真通道文件的编辑仿真通道文件的编辑包括设定时间轴长度、设定时间网格大小显示网格、输入节点、编辑输入结点的信号波形和存盘并保存默认仿真文件and.scf文件等几个步骤。60十进制同步计数器仿真通道文件的编辑参见图3。(3)设计项目的仿真打开仿真器窗口要选择菜单命令QUARTUS(MAX+PLUS)/Simulator或单击按

18、钮，即打开仿真器，在仿真对话框中单击Start按纽，即可进行仿真。(4)仿真结果的分析图3是60十进制同步计数器的仿真结果。通过输出结果检查输入端与输出端之间的关系是否正确。图3 60十进制同步计数器的仿真3 定时分析 选择默认的延时矩阵分析模式，打开定时分析器窗口运行定时分析器，可看到源节点和目标节点之间的传输路径延时时间。60十进制同步计数器的延时矩阵分析结果如图4所示。图4 延时矩阵分析模式选择建立/保持矩阵分析模式，打开定时分析器窗口运行定时分析器，可看到60十进制同步计数器的建立/保持矩阵分析结果，如图5所示。图5 建立/保持矩阵分析结果选择分析时序电路的性能定时分析模式打开定时分析

19、器窗口运行定时分析器，如图6所示。可看到60十进制同步计数器的时钟周期为15.3ns，最佳工作频率为65.35MHz。图6分析时序电路的性能定时分析模式五、实验报告要求1、 将编辑的文件存盘并运行检查文件。在图7所示的对话框中可检查编辑的结果。如果有错误，则根据的提示信息找到错误进行改正。如果信息栏中没有错误，则可认为设计的图形文件正确。图7 存盘并检查信息窗口2、观察 60十进制同步计数器的编译结果。用平面规划图观察器件管脚锁定的状态。3、观察 60十进制同步计数器的仿真结果。如果有竞争冒险出现，根据延时分析矩阵找出竞争冒险出现的时间。根据建立/保持矩阵分析寄存器的建立时间和保持时间。实验三

20、 使用QUARTUS(MAX+PLUS)的层次设计方法设计4位全加器一、实验目的1、进一步掌握QUARTUS(MAX+PLUS)的基本使用，包括设计的输入、编译和仿真。2、掌握QUARTUS(MAX+PLUS)的层次化设计方法。二、实验内容1、设计底层文件一个一位半加器。2、设计顶层文件一个一位全加器。3、设计顶层文件4位全加器。4、设计文件的层次显示。计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。按照进位是否加入，加法器分为半加器和全加大路两种。计算机中的异或指令的功能就是求两个操作数各位的半加和。一位半加器有两个输入和输出，其电路原理如图1所示。表1 半加器真值表输入输出B

21、iAiHiCi0000011010101101一个半加电路的真值表如表1所示，根据真值表可得到半加器的函数表达式： 一位全加器由2个半加器组成，其电路原理如图2所示。顶层设计文件4位全加器右4个全加器组成，其电路原理如图3所示。图1一位半加器原理图图2一位全加器原理图图3 4位全加器原理图三、实验仪器1、计算机2、QUARTUS(MAX+PLUS)工具软件四、实验步骤1、设计底层文件，用图形输入法编辑一位半加器原理图，如图1所示。编辑完后，存盘并检查错误，最后进行编译、仿真并生成一个默认符号h_adder。2、设计顶层文件1，用已经生成的半加器符号编辑一个全加器。如图2所示。编辑完后，存盘并检

22、查错误，最后进行编译、仿真并生成一个默认符号f_adder。3 设计顶层文件2，用已经生成的全加器符号编辑一个4位全加器。如图3所示。编辑完后，存盘并检查错误，最后进行编译、仿真并生成一个默认符号adder41。4 在最顶层项目文件里打开层次显示窗口可观察adder41项目的层次结构。选择菜单命令QUARTUS(MAX+PLUS)/Hierarchy Display（层次显示）或单击按钮，即打开层次显示窗口，显示出adder41的层次树结构，如图4所示。在层次结构图中，可以清楚的看到adder41文件中包涵了1个h_adder符号和3个f_adder符号。而一个f_adder文件中又包涵了2个

23、h_adder符号。图4 adder41的层次结构显示五、实验报告要求1 记录并观察 一位半加器的编译和仿真结果。2 记录并观察一位全加器的编译和仿真结果。3 记录并观察4位全加器的编译和仿真结果。4 打开层次显示窗口可观察adder41项目的层次结构。实验四 简易电子琴的设计一、实验目的了解方波发生原理及音乐播放原理，熟悉分频器和译码器的编写及使用方法，设计一个简易的自动音乐播放器，使之自动播放音乐和显示音符与音调，了解音符长短和空音节的控制方法，同时了解如何预制数据量和DA的原理。二、实验内容设计要求：1、键盘由9个键组成，分别为1，2，3，4，5，6，7和高中低音切换键。2、S1S7：按

24、此键发哆、来、 咪、发、嗦、啦、西。3、S9 S8 ：“11”对应中音区，“10”对应低音区，“01”对应高音区。1、设计思想硬件设计：在Quartus2中利用VHDL语言设计一个显示模块，用它将按键输入值送LED显示；另外添加锁相环和延时模块，分别用于调制系统时钟和对复位按键产生延时。软件设计：在Quartus2的集成开发环境IDE中利用C语言编程实现电子琴演奏功能。主要包括按键扫描，分频数设定，频数转换波形，送显示等。模块名称：SDRAM_PLL 锁相环模块 DELAY_RESET_BLOCK 延时模块 NIOS32 含NIOS的IP核 SEL_EN_BCD_7SEG 数码管显示模块2、设

25、计框图：含有CPU的IP核集成模块6位按键输入LED显示模块D/A控制口三、实验仪器1、计算机，MaxPlusII或Quartus2软件包2、EDA实验仪：（1）主芯片：EP1C6Q240C8N。（2）八个七段扫描显示数码管。（3）SDRAM。（4）9个按键。（5）一个扬声器。四、实验步骤1、硬件设计（1） 用SoPC Builder 系统综合软件来选取合适的CPU、存储器以及外围器件（如片内存储器、PIO、定时器和片外存储器接口），并定制它们的功能。 生成后在方块图中调用：（2） 用VHDL语言设计显示模块，添加锁相环和延时模块。 （3）使用Quartus II软件选取目标器件并对NIOS

26、II系统上的各种I/O口分配管脚，存盘编译。（4）使用Byteblastermv下载电缆，将配置文件下载到开发板上。下载完硬件配置文件后，就可以把此开发板作为软件开发的初期硬件平台进行软件功能的开发验证了。2、软件设计（1）在用SoPC Builder系统集成软件进行硬件设计的同时，就可以开始编写独立于器件的C/C+软件。 （2）使用NIOS II IDE对软件工程进行编译调试。（3）将硬件设计下载到开发板上后，就可以将软件下载到开发板上并在硬件上运行。 五、实验报告要求实现设计要求：1、键盘由9个键组成，分别为1，2，3，4，5，6，7和高中低音切换键。2、S1S7：按此键发哆、来、 咪、发

27、、嗦、啦、西。3、S9 S8 ：“11”对应中音区，“10”对应低音区，“01”对应高音区。完成系统调试并记录调试过程和调试结果以及遇到的问题和解决方法。附：SEL_EN_BCD_7SEG模块VHDL程序：Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;use ieee.numeric_std.all;-*entity sel_en_bcd_7seg is port(bcd:in std_logic_vector(10 downto 0);

28、 clk:in std_logic; g_a:out std_logic_vector(10 downto 0);end sel_en_bcd_7seg;-*architecture a of sel_en_bcd_7seg issignal bcdin:std_logic_vector(10 downto 0);signal bcdsel:std_logic_vector(10 downto 0);signal segout:std_logic_vector(10 downto 0);begin g_a<=segout; aa1:process(clk,bcd) begin if(cl

29、k'event and clk='1')then bcdsel<=bcd and "11100000000" bcdin<=bcd and "00011111111" end if; end process aa1; aa2: process(bcdin) begin case bcdin is when "00000000000"=>segout<=bcdsel+"00011000000" when "00000000001"=>segou

30、t<=bcdsel+"00011111001" when "00000000010"=>segout<=bcdsel+"00010100100" when "00000000011"=>segout<=bcdsel+"00010110000" when "00000000100"=>segout<=bcdsel+"00010011001" when "00000000101"=>segou

31、t<=bcdsel+"00010010010" when "00000000110"=>segout<=bcdsel+"00010000010" when "00000000111"=>segout<=bcdsel+"00011111000" when "00000001000"=>segout<=bcdsel+"00010000000" when "00000001001"=>segou

32、t<=bcdsel+"00010010000" when "00001000000"=>segout<=bcdsel+"00010111111"-heng; when "00011111111"=>segout<=bcdsel+"00011111111"-an; when others=>segout<="00000000000" end case; end process aa2; end a;C程序：/* * "Hell

33、o World" example. * * This example prints 'Hello from Nios II' to the STDOUT stream. It runs on * the Nios II 'standard', 'full_featured', 'fast', and 'low_cost' example * designs. It runs with or without the MicroC/OS-II RTOS and requires a STDOUT * devi

34、ce in your system's hardware. * The memory footprint of this hosted application is 69 kbytes by default * using the standard reference design. * * For a reduced footprint version of this template, and an explanation of how * to reduce the memory footprint for a given application, see the * "

35、;small_hello_world" template. * */#include <stdio.h> /#include "excalibur.h"#include "system.h"#include "altera_avalon_pio_regs.h"#include "alt_types.h"#include "sys/alt_alarm.h"#include "sys/alt_irq.h"/#include "altera_avalon_timer.h"#