第5章 组合电路的自动化设计与分析

1、第第5 5章章 组合电路的自动化设计与组合电路的自动化设计与分析分析 5.1 5.1 手工数字技术存在的问题手工数字技术存在的问题 1.低速。低速。2.设计规模小。设计规模小。3.分析技术无法适应需要。分析技术无法适应需要。4. 设计效率低成本高。设计效率低成本高。5.可靠性低。可靠性低。6.体积大功耗大。体积大功耗大。7.功能有限。功能有限。8.无法实现功能升级。无法实现功能升级。9. 知识产权不易保护。知识产权不易保护。 问问 题题 5.2 5.2 数字技术自动设计与分析流程数字技术自动设计与分析流程 5.2.1 设计输入方式设计输入方式 5.2 5.2 数字技术自动设计与分析流程数字技术

2、自动设计与分析流程 5.2.2 硬件描述语言硬件描述语言 5.2.3 逻辑综合逻辑综合 5.2 5.2 数字技术自动设计与分析流程数字技术自动设计与分析流程 5.2.4 适配适配 5.2.5 时序仿真与功能仿真时序仿真与功能仿真 5.2.6 编程下载与硬件测试编程下载与硬件测试 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.1 QuartusII软件简介软件简介 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.2 电路原理图编辑输入电路原理图编辑输入 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.2 电路原理图编

3、辑输入电路原理图编辑输入 （1）新建一个文件夹。）新建一个文件夹。 （2）打开原理图编辑窗。）打开原理图编辑窗。 （3）文件存盘。）文件存盘。 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.3 创建工程创建工程 （1）打开建立新工程管理窗。）打开建立新工程管理窗。 （2）将设计文件加入工程中。）将设计文件加入工程中。 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.3 创建工程创建工程 （3）选择目标芯片。）选择目标芯片。 （4）工具设置。）工具设置。 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.3 创建工程创

4、建工程 （5）结束设置。）结束设置。 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.3 创建工程创建工程 （6）编辑构建电路图。）编辑构建电路图。 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.4 功能简要分析功能简要分析 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.5 编译前设置编译前设置 （1）选择）选择FPGA目标芯片。目标芯片。 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.5 编译前设置编译前设置 （2）选择配置器件的工作方式。）选择配置器件的工作方式。 （3）选择配置器

5、件和编程方式。）选择配置器件和编程方式。 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.5 编译前设置编译前设置 （4）双功能输入输出端口设置。）双功能输入输出端口设置。 （5）选择目标器件闲置引脚的状态。）选择目标器件闲置引脚的状态。 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.6 全程编译全程编译 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.7 时序仿真测试电路功能时序仿真测试电路功能 （1）打开波形编辑器。）打开波形编辑器。 （2）设置仿真时间区域。）设置仿真时间区域。 （3）波形文件存盘。）波形文件

6、存盘。 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.7 时序仿真测试电路功能时序仿真测试电路功能 （4）将工程）将工程top的端口信号名选入波形编辑器中。的端口信号名选入波形编辑器中。 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.7 时序仿真测试电路功能时序仿真测试电路功能 （5）编辑输入波形（输入激励信号）。）编辑输入波形（输入激励信号）。 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.7 时序仿真测试电路功能时序仿真测试电路功能 （6）仿真器参数设置。）仿真器参数设置。 （7）启动仿真器。）启动仿真器。

7、 5.3 5.3 原理图输入法逻辑电路设计原理图输入法逻辑电路设计 5.3.7 时序仿真测试电路功能时序仿真测试电路功能 （8）观察分析仿真结果。）观察分析仿真结果。 5.4 5.4 引脚锁定和编程下载引脚锁定和编程下载 5.4.1 引脚锁定引脚锁定 （1） 打开工程。打开工程。 5.4 5.4 引脚锁定和编程下载引脚锁定和编程下载 5.4.1 引脚锁定引脚锁定 （2）双击）双击“TO”栏的栏的new，即出现一按钮，点击此按钮，并选择出，即出现一按钮，点击此按钮，并选择出现的菜单中的现的菜单中的Node Finder项。项。 （3）最后保存这些引脚锁定的信息后，必须再编译（启动）最后保存这些引

8、脚锁定的信息后，必须再编译（启动Start Compilation）一次，才能将引脚锁定信息编译进编程下载文件中。）一次，才能将引脚锁定信息编译进编程下载文件中。 5.4 5.4 引脚锁定和编程下载引脚锁定和编程下载 5.4.2 配置文件下载配置文件下载 （1）打开编程窗。）打开编程窗。 5.4 5.4 引脚锁定和编程下载引脚锁定和编程下载 5.4.2 配置文件下载配置文件下载 （2）设置编程器。）设置编程器。（3）测试）测试JTAG口。口。 （4）硬件测试。）硬件测试。 5.4 5.4 引脚锁定和编程下载引脚锁定和编程下载 5.4.3 JTAG间接模式编程配置器件间接模式编程配置器件 1.

9、将将SOF文件转化为文件转化为JTAG间接配置文件。间接配置文件。 5.4 5.4 引脚锁定和编程下载引脚锁定和编程下载 5.4.3 JTAG间接模式编程配置器件间接模式编程配置器件 2. 下载下载JTAG间接配置文件。间接配置文件。 5.5 5.5 用用VerilogVerilog来表述广义译码器来表述广义译码器 5.5.1 用用Verilog表述真值表及组合电路的设计表述真值表及组合电路的设计 1. Verilog表述表述 5.5 5.5 用用VerilogVerilog来表述广义译码器来表述广义译码器 5.5.1 用用Verilog表述真值表及组合电路的设计表述真值表及组合电路的设计 2

10、. 将将Verilog文本表述转化为电路元件文本表述转化为电路元件 5.5 5.5 用用VerilogVerilog来表述广义译码器来表述广义译码器 5.5.1 用用Verilog表述真值表及组合电路的设计表述真值表及组合电路的设计 3. 完成电路设计完成电路设计 5.5 5.5 用用VerilogVerilog来表述广义译码器来表述广义译码器 5.5.1 用用Verilog表述真值表及组合电路的设计表述真值表及组合电路的设计 4. 逻辑功能测试逻辑功能测试 5.5 5.5 用用VerilogVerilog来表述广义译码器来表述广义译码器 5.5.2 三人表决电路的语句表述方式三人表决电路的语句表述方式 5.5 5.5 用用VerilogVerilog来表述广义译码器来表述广义译码器 5.5.2 三人表决电路的语句表述方式三人表决电路的语句表述方式 5.5 5.5 用用VerilogVerilog来表述广义译码器来表述广义译码器 5.5.3 Verilog对广义译码器的其它表述方式对广义译码器的其它表述方式 1. 文字表达方式的多路选择器设计文字表达方式的多路选择器设计 5.5 5.5 用用VerilogVerilog来表述广义译码器来表述广义译码器 5.5.3 Verilog对广义译码器的其它表述方式对广义译码器的