EDA技术实践课程设计进制计数器

1、东 北 石 油 大 学EDA 技术实践课程设计 年 7 月 25 日课 程 EDA 技术实践课程设计 题 目 24 进制计数器 院 系 电气信息工程学院电气系 专业班级 学生姓名 学生学号 指导教师 EDA 技术实践课程设计任务书课程 EDA 技术实践课程设计 题目 24 进制计数器 专业 电气工程及其自动化 姓名 学号 主要内容： 1.熟练掌握 Quartus II 软件的使用。2.熟练掌握在 QuartusII 平台上用原理图或者 VHDL 语言进行电路设计的方法。3.学会用例化语句对 EDA 电路设计中顶层电路进行描述。基本要求：1. 熟悉仿真开发软件 Quartus II 的使用；2.

2、 根据功能要求，用原理图或文本输入方式完成设计；3. 用 Quartus II 做波形仿真调试；4. 下载至 EDA 试验仪调试设计。主要参考资料：1潘松，黄继业. EDA 技术实用教程 M.北京：科学出版社，2002.2卢杰，赖毅. VHDL 与数字电路设计 M.北京：科学出版社，2001.3张明. Verilog HDL 实用教程 M.成都：电子科技大学出版社，1999.4郑家龙，王小海，章安元. 集成电子技术基础教程 M.北京：高等教育出版社，2002.5王金明，杨吉斌. 数字系统设计与 Verilog HDL M.北京：电子工业出版社，2002.完成期限 指导教师 专业负责人 年 7

3、月 18 日目录1 设计 .12 方案选择与电路原理图的设计 .12.1 24 进制计数器的基本原理.12.2 设计流程图 .12.3 原理图 .13 74LS161 元件说明 .23.1 简介 .23.2 74ls161 管脚图与介绍 .23.3 74ls161 功能表 .33.4 74ls161 主要特点 .34 设计过程 .44.1 新文件的建立.44.2 宏功能模块的使用 .54.3 普通元件的添加 .84.4 电路连接 .95 功能仿真 .96 出现的问题及调试方法 .117 总结 .11参考文献 .12附录 VHDL 语言编写的该程序清单 .13EDA 技术实践课程设计（报告）11

4、 设计设计一个二十四进制计数器，计数状态从 023，要求有译码显示。2 方案选择与电路原理图的设计2.1 24 进制计数器的基本原理用两个 74ls161 为主，其中一个为输出结果的低四位，另一个为输出结果的高 4 位，低四位从 0000 到 1001（即十进制的九）然后置 0000 并且高四位加 1，如此到高四位为 0010，第四位为 0011，这时计数到 23，进位信号输出 1，同时8 位输出同时置 0；2.2 设计流程图开始开始查找资料查找资料选定计数器选定计数器仿真与调试仿真与调试总结总结图 2.1 设计流程图2.3 原理图由采用两个 74ls161 和一个与非门构成的最基本的 24

5、进制计数器。EDA 技术实践课程设计（报告）2图 2.2 24 进制计数器原理图3 74LS161 元件说明3.1 简介74LS161 是常用的四位二进制可预置的同步加法计数器，它可以灵活地运用在各种数字电路，以及单片机系统种实现分频器等很多重要的功能3.2 74ls161 管脚图与介绍管脚图介绍：时钟 CP 和四个数据输入端 P0P3清零/MR使能 CEP，CET置数 PE数据输出端 Q0Q3以及进位输出 TC. (TC=Q0Q1Q2Q3CET)EDA 技术实践课程设计（报告）3图 3.1 74ls161 管脚图 图 3.2 74ls161 的逻辑符号3.3 74ls161 功能表表 3-1

6、 74ls161 功能表输入输入输出输出CRLDCTPCTTCPD3D2D1D0Q3Q2Q1Q00XXXXXXXX000010XXd3d2d1d0d3d2d1d01101XXXXX保持11X0XXXXX保持1111XXXX计数从 74LS161 功能表功能表中可以知道，当清零端 CR=“0”，计数器输出Q3、Q2、Q1、Q0 立即为全“0”，这个时候为异步复位功能。当 CR=“1”且LD=“0”时，在 CP 信号上升沿作用后，74LS161 输出端 Q3、Q2、Q1、Q0 的状态分别与并行数据输入端 D3，D2，D1，D0 的状态一样，为同步置数功能。而只有当 CR=LD=EP=ET=“1”、

7、CP 脉冲上升沿作用后，计数器加 1。74LS161 还有一个进位输出端 CO，其逻辑关系是 CO= Q0Q1Q2Q3CET。合理应用计数器的清零功能和置数功能，一片 74LS161 可以组成 16 进制以下的任意进制分频器。3.4 74ls161 主要特点（1）异步清零功能EDA 技术实践课程设计（报告）4当 CR0 时，不管其他输人端的状态如何（包括时钟信号 CP），4 个触发器的输出全为零。（2）同步并行预置数功能在 CR1 的条件下，当 LD0 且有时钟脉冲 CP 的上升沿作用时，D3，D2，D1，D0 输入端的数据将分别被 Q3Q0 所接收。由于置数操作必须有 CP 脉冲上升沿相配合

8、，故称为同步置数。（3）保持功能在 CR=LD1 的条件下，当 T*P0 时，不管有无 CP 脉冲作用，计数器都将保持原有状态不变（停止计数） 。（4）同步二进制计数功能当 CRLDPT1 时，74LS161 处于计数状态，电路从 0000 状态开始，连续输入 16 个计数脉冲后，电路 将从 1111 状态返回到 0000 状态，状态表见表2。（5）进位输出 C当计数控制端 T1，且触发器全为 1 时，进位输出为 1，否则为 0。4 设计过程设计过程4.1 新文件的建立建立新项目工程，方法如右图点击：【File】菜单，选择下拉列表中的【New Project Wizard.】命令，打开建立新项

9、目工程的向导对话框。从 File 菜单中选择【New】命令，或直接点击常用工具栏的第一个按钮 ，打开新建设计文件对话框，如下图。选择【Block Diagram/Schematic File】 ，点击 OK，即进入原理图编辑界面。EDA 技术实践课程设计（报告）5 图图 4.1 新建工程项目 图 4.2 新建设计文件 4.2 宏功能模块的使用双击原理图编辑窗口，在弹出的元件选择窗口的“Libraries”栏中选择“arithmetic”中的 lpm_counter 元件，如下图所示,EDA 技术实践课程设计（报告）6图 4.3 新增宏模块对 lpm_counter 元件的各种参数进行选择，定制

10、适合设计需要的模块，NEXT。在“How wide should the q output bus be?”此处输入“4”位;并选择“Up only”(为双边沿有效 ),NEXT。图 4.4 参数界面 1选择计数器的类型:Plain binary（二进制）Modulus（任意模值） ” ；在“Do you want any optional additional ports?”栏中可以为定制的 lpm_counter 选择增加一些输入输出端口，如“Clock Enable（时钟使能） ” 、 “Carry-in（进位输入） ” 、“Count Enable（计数器使能） ”和“Carry-ou

11、t（进位输出） ” 。EDA 技术实践课程设计（报告）7图 4.5 参数界面 2弹出定制 lpm_counter 元件对话框 5。可为计数器添加同步或者异步输入控制端口，如“Clear（清除） ” 、 “Load（加载） ”和“Set（设置） ” 。如果不要添加这些端口，直接单击“Next”按钮即可。图 4.6 参数界面 3另一种方法：直接双击原理图的任一空白处，会弹出一个元件对话框。在 Name 栏目中输入 74161 ，我们就得到一个四位二进制计数器。图4.7 EDA 技术实践课程设计（报告）874ls161 完成品4.3 普通元件的添加双击原理图的任一空白处，会弹出一个元件对话框。在 N

12、ame 栏目中输入 and2 ，我们就得到一个 2 输入的与门。点击 OK 按钮，将其放到原理图的适当位置。重复操作，放入另外两个 2输入与门。也可以通过右键菜单的 Copy 命令复制得到。图 4.8 普通元件的添加双击原理图的空白处，打开元件对话框。在 Name 栏目中输入 Input , 我们便得到一个输入引脚。点击 OK 按钮，放入原理图。同理，在 Name 栏目中输入 output ，我们会得到一个输出引脚。EDA 技术实践课程设计（报告）9图 4.9 输入引脚的添加4.4 电路连接把所用的元件都放好之后，开始连接电路。将鼠标指到元件的引脚上，鼠标会变成“十十”字形状。按下左键，拖动鼠

13、标，就会有导线引出。根据我们要实现的逻辑，连好各元件的引脚。图 4.10 完成品5 功能仿真功能仿真在【File】菜单下，点击【New】命令。在随后弹出的对话框中，切换到【Other Files】页。选中【Vector Waveform File】选项，点击 OK 按钮。EDA 技术实践课程设计（报告）10图 5.1 打开仿真菜单在【Edit】菜单下，点击【Insert Node or Bus】命令，或在下图 Name 列表栏下方的空白处双击鼠标左键，打开编辑输入、输出引脚对话框。在上图新打开的对话框中点击【Node Finder】按钮，打开【Node Finder】对话框。点击【List】按

14、钮，列出电路所有的端子。选中 in1 信号，在 Edit 菜单下，选择【Value = Clock】命令。或直接点击左侧工具栏上按钮。在随后弹出的对话框的 Period 栏目中设定参数，点击 OK 按钮。随后重复设置。图 5.2 引脚设置对话框将软件的仿真模式修改为“功能仿真”模式.开始功能仿真，在【Processing】菜单下，选择【Start Simulation】启动仿真工具，或直接点击常用工具栏上的按钮。仿真结束后，点击确认按钮。观察仿真结果，对比输入与输出之间的逻辑关系是否符合电路的逻辑功能。EDA 技术实践课程设计（报告）11图 5.3 24 进制计数器波形图6 出现的问题及调试方

15、法出现的问题及调试方法作为第一次使用 Quartus 软件的我们来说，出现了诸多问题，现列出主要问题如下：第一个问题是发现采用原理图法输出结果并不是 24 进制的计数器输出的波形，经过检查是由于芯片引脚接反了，改正引脚揭发后输出结果完全正确。输出波形为 24 进制波形图。另外一个出现的问题是元件的虚接，原因自然是对 QuartusII 软件的了解不够充分，使用不熟练，有待加强。 7 总结总结本课程设计就 24 进制计数器进行原理图设计，使用 QUARTUS II 软件进行了仿真，验证了设计的合理性和可行性。具体内容包括：1、设计了 24 进制计数器系统的主电路和控制电路，包括 74LS161

16、集成块的构造、各种与非门，与门器件之间的连接等等 ；2、根据设计任务指标计算了各部分系统参数，并进行了相应元件选取，在我的设计过程中共使用了两块 74LS161 集成块与一些门电路构成；3、利用 QUARTUS II 软件进行了仿真，仿真结果表明：该计数器可以正常运行；4、电路没有特别新颖的地方，属于最简单的 24 进制计数器类型。电工电子仿真实践课程设计（报告）12参考文献1潘松，黄继业. EDA 技术实用教程 M.北京：科学出版社，2002.2卢杰，赖毅. VHDL 与数字电路设计 M.北京：科学出版社，2001.3张明. Verilog HDL 实用教程 M.成都：电子科技大学出版社，1

17、999.4郑家龙，王小海，章安元. 集成电子技术基础教程 M.北京：高等教育出版社，2002.5王金明，杨吉斌. 数字系统设计与 Verilog HDL M.北京：电子工业出版社，2002.电工电子仿真实践课程设计（报告）13附录 VHDL 语言编写的该程序清单module ls161(Q,RCO,D,ET,EP,LOAD,CLR,CLK);output 3:0 Q;output RCO;input 3:0D;input LOAD,ET,EP,CLR,CLK;reg 3:0Q;wire EN;assign EN = ET&EP;always (posedge CLK or negedg

18、e CLR)begin if(!CLR)Q = 4b0000;else if(!LOAD)Q = D;else if(EN)beginif(Q=9)Q = 0;elseQ = Q+1;endendassign RCO = (Q=4b1001)&EN)?1:0;endmodulemodule XS7D(DIN,DOUT);input 3:0DIN;output 6:0DOUT;reg 6:0 DOUT;always (DIN)begincase(DIN)0:DOUT = 7b1000000;电工电子仿真实践课程设计（报告）141:DOUT = 7b1111001;2:DOUT = 7b0

19、100100;3:DOUT = 7b0110000;4:DOUT = 7b0011001;5:DOUT = 7b0010010;6:DOUT = 7b0000010;7:DOUT = 7b1111000;8:DOUT = 7b0000000;9:DOUT = 7b0010000;endcaseendendmodulemodule COUNT24(QL,QH,CLK,RRCO);output 6:0 QL,QH;output RRCO;input CLK;wire 3:0 Q1,Q2;wire RCOL,RCOH,RRCO,LOADL,LOADH,EN,LOAD;wire 3:0D1,D2;wire VCC,GND;assign D1 = 4b0000,D2 = 4b0