FPGA课程设计电风扇的自动定时开关控制器

1、西安邮电学院FPGA课程设计报告题 目：电风扇的自动定时开关控制器 院 系： 电子工程学院 专业班级： 微电子0901 学生姓名： 导师姓名： 起止时间： 2012.6.18 至 2012.6.29 FPGA课程设计报告提纲1 任务运用FPGA用FPGA开发板的按键作为输入控制键，用数码管显示当前电风扇自动定时状态（包括：自动开/关，工作定时等）。2 目的运用verilog hdl描述设计，在开发板上实现要求。3 使用环境 (软件/硬件环境，设备等)Ep2c35f672c6开发板4 FPGA课程设计详细内容4.1 技术规范4.1.1 功能定义（1），根据用户需求，通过按键切换来实现风扇定时和普

2、通工作模式。（2） 普通工作模式时，由手动开关控制电风扇的开关，即当开关打开时，风扇工作； 开关关闭时，风扇停止工作。（3） 定时模式时，根据设定定时时间来选择电风扇工作时间，比如10 分钟、 20分钟、 30分钟等，并且同步显示剩余工作时间，但是此时用户仍可以通过开关控制提前关掉电扇。（4） LED 上显示当前工作状态：风扇工作亮，停止工作灭。数码管显示总的设定的时间（小时，分钟）和剩余工作时间。4.1.2 系统结构框图 分频模块自动定时倒计时模块模式选择控制模块显示模块ClkInoptkeyEnOnOut_HOut_LC_out总体设计可以分为以上几个模块，各模块的功能简要介绍：（1） 分

3、频模块：模块的功能是把 50MHz 的系统时钟转换为 1Hz 的时钟，和2Hz的时钟。1Hz的时钟供计数模块的使用。2Hz的时钟供输入定时数值的使用。（2）模式选择控制模块：选择需要的工作模式。包括两个模式：定时、普通。（3）自动定时倒计时模块：选择定时模式后，根据键盘的输入值来设定工作时间，在定时时间以内则风扇工作，倒计时结束或开关关闭时风扇自动关闭。 （4）显示模块：LED 上显示当前工作状态：风扇工作亮，停止工作灭。数码管显示总的设定的时间和剩余工作时间。4.1.3 应用范围 可以用于控制电扇手动控制电风扇工作或停止，也可以按照设定的时间自动工作或停止。4.1.4 引脚描述 顶层模块管脚

4、描述（1）输入开关管脚信号名称功能描述输入输出位宽Clk系统时钟，频率为50MHzinput1Op模式选择信号，为1时为定时模式;为0时为普通模式。input1In输入设定时间信号input4Key设定时间后开始计时信号Input1Clr清零信号input1Fz复制信号Input1En开始计时信号Input1（2） 输出显示管脚 信号名称功能描述输入输出位宽Out风扇工作信号，为1是风扇工作，为0时风扇停止工作Output1Out_3时间高位数码管输出端，为时钟的十位output7Out_2时间低位数码管输出端，为时钟的个位output7Out_1时间高位数码管输出端，为分钟的十位output

5、7Out_0时间高位数码管输出端，为分钟的十位output74.2 设计方案 4.2.1 概述 此自动定时控制器，可以实现定时模式和普通模式的切换，一共有六个模块。（1） 分频模块：模块的功能是把 50MHz 的系统时钟转换为 1Hz 的时钟，和2Hz的时钟。1Hz的时钟供计数模块的使用。2Hz的时钟供输入定时数值的使用。（2）模式选择控制模块：模式选择控制模块：选择需要的工作模式。包括两个模式：定时、普通。（3）自动定时倒计时模块：选择定时模式后，根据键盘的输入值来设定工作时间，在定时时间以内则风扇工作，倒计时结束或开关关闭时风扇自动关闭。 （4）显示模块：LED 上显示当前工作状态：风扇工

6、作亮，停止工作灭。数码管显示总的设定的时间和剩余工作时间。（5）信号处理模块：该模块的主要作用是在定时没有结束的时候用火仍可以通过开关来控制电扇的关闭。（6）数据输入模块：当赋值信号（fz）有效后可以通过键盘输入定时的时间，确定输入无误后按下启动键（en），风扇开始倒计时。4.2.2 顶层模块划分 （1）分频模块 这个模块的功能是把频率为50MHz的时钟转换为1Hz的时钟，供计时模块的使用。 引脚分配： 信号名称功能描述方向宽度 Clk输入50MHz的时钟信号input1Inclk输出经过分频以后的1Hz的时钟信号 output1Nclk输出经过分频后的2hz的时钟信号Output1电路设计：

7、（2）模式选择控制模块：选择需要的工作模式。包括两个模式：自动、手动，op为1时是定时模式，opl为0时是普通模式。若为定时模式风在设定的时间内自动工作，当计时结束时风扇自动停止工作，即计时反馈信号out为0时，风扇自动关闭。若选为手动模式，则在有手动开关key来控制风扇的开关，key为1时风扇工作，为0时停止工作。引脚分配 信号名称功能描述方向宽度op模式选择信号，为1时为自动开关模式;为0时为手动开关模式。input1key开关信号input1out风扇工作状态信号output1clk主时钟Input1Clr清零信号Input1A_1Op为1时a_1为1Output1A_0Op为0时a_0

8、为1Output1Key_1Key和a_0都为1时可key_1为1，否则为0。Output1电路设计（3）自动定时倒计时模块：选择定时模式后，根据键盘的输入值来设定工作时间，在定时时间以内则风扇工作，倒计时结束时风扇自动关闭。 管脚分配信号名称功能描述输入输出位宽Clk主时钟Input1nclk计时时钟，频率为1Hzinput1en开始倒计时信号input1H小时数据输入input8m分钟数据输入Input8Sign时间计数为零反馈信号output1电路设计（4）显示模块：LED 上显示当前工作状态：风扇工作亮，停止工作灭。数码管显示总的设定的时间和剩余工作时间。管脚分配信号名称功能描述输入输

9、出位宽Data_3时间高位输出端，为小时的十位input4Data_2时间低位输出端，为小时的个位input4Data_1时间高位输出端，为分钟的十位input4Data_0时间低位输出端，为分钟的个位input4Out_3时间高位数码管输出端，为小时的十位output7Out_2时间低位数码管输出端，为小时的个位output7Out_1时间高位数码管输出端，为分钟的十位Output7Out_0时间低位数码管输出端，为分钟的个位Output7Clk主时钟Input1clr清零信号Input1sign计时信号Input1电路设计（5）信号处理模块该模块主要是用来在定时还没有结束时，用户仍可以通过

10、开关关闭电扇。信号名称功能描述输入输出位宽Key电扇开关Input1Key_1电扇在普通模式下产生的工作信号Input1Sign倒计时信号Input1Out电扇工作信号Output1（6）数据输入模块该模块用于用户输入定时时间。信号名称功能描述输入输出位宽Clk2hz时钟，用于防抖Input1clr清零信号Input1Fz赋值信号Input1H_0小时低位输入端Input1H_1小时高位输入端Input1M_0分钟低位输入端Input1M_1分钟高位输入端Input1H小时输入数值Output8M分钟输入数值Output84.3 功能验证方案 4.3 功能验证方案可变模值计数器模块项目 信号名

11、 预期结果 实际结果 结果比较时钟输入 clk_50M 20ns 时钟信号 同左 复位检测 rst 初始化高电平，等待 同左 200ns 后变为低电平分频器脉冲进位 Clk rst 为低电平后，每 5 同左 个时钟脉冲（为测试 方便选用模 5 分频 器）后产生一个高脉 冲 秒 time_sec 当 clk 为高时，加 1， 同左 从 0 加到 60 分 time_min 当 time_sec 为高时， 同左 time_min .4.4 电路设计源代码，功能仿真激励源代码及功能仿真结果报告/顶层模块module fan(op,clr,clk,key,fz,en,h_1,h_0,m_1,m_0,o

12、ut,out_3,out_2,out_1,out_0,nclk); input op,clr,clk,key,fz,en; input h_1,h_0,m_1,m_0; output out,nclk; wire out,nclk; output 6:0 out_3,out_2,out_1,out_0; wire 7:0 h,m; wire b_m,b_h; wire 3:0 h_bcd_h,h_bcd_l,m_bcd_h,m_bcd_l; wire a_1,a_0; wire key_1; wire sign; wire inclk; display play(.fz(fz),.h_1(h_

13、1),.h_0(h_0),.m_1(m_1),.m_0(m_0),.clk(inclk),.clr(clr),.h(h),.m(m); fenpin fen(.inclk(inclk),.nclk(nclk),.clk(clk),.clr(clr); clock min(.a_1(a_1),.sign(sign),.sclk(nclk),.en(en),.data(m),.clk(clk),.b_m(b_m),.bcd_h(m_bcd_h),.bcd_l(m_bcd_l); hour ho(.sign(sign),.en(en),.a(b_m),.data(h),.clk(clk),.b_h(

14、b_h),.bcd_h(h_bcd_h),.bcd_l(h_bcd_l); opt option(.op(op),.a_1(a_1),.a_0(a_0),.key(key),.clk(clk),.clr(clr),.key_1(key_1); last la(.key(key),.key_1(key_1),.sign(sign),.out(out); sg sos(.b_m(b_m),.b_h(b_h),.clk(clk),.clr(clr),.sign(sign); led_display l_play(.sign(out),.out_3(out_3),.out_2(out_2),.out_

15、1(out_1),.out_0(out_0),.clk(clk),.clr(clr),.data_3(h_bcd_h),.data_2(h_bcd_l),.data_1(m_bcd_h),.data_0(m_bcd_l); endmodule分频模块module fenpin(clk,clr,nclk,inclk); input clk,clr; output nclk,inclk; reg nclk,inclk; reg 50:0 nadd,inadd; always (posedge clk) begin if(!clr) begin nclk=0; nadd=0; end else be

16、gin if(nadd=24999999) begin nclk=!nclk; nadd=0; end else nadd=nadd+1; end endalways (posedge clk) begin if(!clr) begin inclk=0; inadd=0; end else begin if(inadd=12999999) begin inclk=!inclk; inadd=0; end else inadd=inadd+1; end end endmodule倒计时模块module hour(a,en,sign,data,clk,b_h,bcd_h,bcd_l); input

17、 a,clk,en,sign; input 7:0 data; wire 7:0 data; output b_h; reg b_h; output 3:0 bcd_h,bcd_l; reg 3:0 bcd_h,bcd_l; reg 7:0 count; reg e; always (posedge clk) begin if(!en) e=1; end always (posedge a or negedge en) if(!en) begin count=data; b_h=0; end else begin if(a) begin if(count3:0=0) begin if(coun

18、t7:4=0) begin b_h=1; end else begin count7:4=count7:4-1; count3:0=4'b1001; b_h=0; end end else begin count3:0=count3:0-1; b_h=0; end end end always (posedge clk or posedge e) begin if(e) begin bcd_h=count7:4; bcd_l=count3:0; end end endmodule module clock(en,a_1,sign,data,sclk,clk,b_m,bcd_h,bcd_

19、l); input en,sign,clk,sclk,a_1; input 7:0 data; wire 7:0 data; output b_m; reg b_m; output 3:0 bcd_h,bcd_l; reg 3:0 bcd_h,bcd_l; reg 7:0 count; wire as; reg e; assign as=e&sign&a_1; always (posedge clk) begin if(!en) e=1; end always (posedge sclk or negedge en) if(!en) begin count=data; b_m=

20、0; end else begin if(as) begin if(count3:0=0) begin if(count7:4=0) begin count7:4=4'b0101; count3:0=4'b1001; b_m=1; end else begin count7:4=count7:4-1; count3:0=4'b1001; b_m=0; end end else begin count3:0=count3:0-1; b_m=0; end end end always (posedge clk or posedge e) begin if(e) begin

21、bcd_h=count7:4; bcd_l=count3:0; end end endmodule module sg(b_m,b_h,clk,sign,clr); input b_m,b_h,clk,clr; output sign; reg sign; always (posedge clk or negedge clr) begin if(!clr) begin sign=1; end else begin if(b_h) begin if(b_m) begin sign=0; end else begin sign=1; end end else begin sign=1; end e

22、nd end endmodule信号处理模块module last(key,sign,key_1,out); input key,sign,key_1; output out; wire out; wire ks; assign ks=key&sign; assign out=ks|key_1; endmodule数据输入模块module display(h_1,h_0,m_1,m_0,fz,clk,clr,h,m); input h_1,h_0,m_1,m_0; input clk,clr,fz; output 7:0 h,m; reg 7:0 h,m; reg 3:0 add_m_

23、0,add_m_1,add_h_0,add_h_1; always (posedge clk or negedge clr) begin if(!clr) begin add_m_0=0; add_m_1=0; end else begin if(fz) begin if(!m_0) begin if(add_m_0=4'b1001) begin add_m_0=1'b0; end else begin add_m_0=add_m_0+1'b1; end end if(!m_1) begin if(add_m_1=4'b0101) begin add_m_1=1

24、'b0; end else begin add_m_1=add_m_1+1'b1; end end end end end always (posedge clk or negedge clr) begin if(!clr) begin add_h_0=0; add_h_1=0; end else begin if(fz) begin if(!h_0) begin if(add_h_0=4'b1001) begin add_h_0=0; end else begin add_h_0=add_h_0+1; end end if(!h_1) begin if(add_h_1

25、=4'b0101) begin add_h_1=0; end else begin add_h_1=add_h_1+1; end end end end end always (posedge clk or negedge clr) begin if(!clr) begin h=0; m=0; end else begin h=add_h_1,add_h_0; m=add_m_1,add_m_0; end end Endmodule模式切换模块module opt(op,a_1,a_0,key_1,key,clk,clr); input op,key,clk,clr; output a

26、_1,a_0,key_1; reg a_1,a_0; assign key_1=key&a_0; always (posedge clk or negedge clr) begin if(!clr) begin a_0=0; a_1=0; end else begin if(op) begin a_1=1; a_0=0; end else begin a_0=1; a_1=0; end end end endmoduleled数码管显示模块module led_display(out_3,out_2,out_1,out_0,clk,clr,data_3,data_2,data_1,da

27、ta_0,sign); input clk,clr,sign; input 3:0 data_3,data_2,data_1,data_0; output 6:0 out_3,out_2,out_1,out_0; wire 6:0 out_3,out_2,out_1,out_0; led h_1(.clk(clk),.clr(clr),.d(data_3),.out(out_3),.sign(sign); led h_0(.clk(clk),.clr(clr),.d(data_2),.out(out_2),.sign(sign); led m_1(.clk(clk),.clr(clr),.d(

28、data_1),.out(out_1),.sign(sign); led m_0(.clk(clk),.clr(clr),.d(data_0),.out(out_0),.sign(sign); endmodulemodule led(d,clk,clr,out,sign); input 3:0 d; wire 3:0 d; input clk,clr,sign; output 6:0 out; reg 6:0 out; always (posedge clk or negedge clr) begin if(!clr) out=0; else begin if(!sign) out=0; else case(d) 4'b0000:out=7'b0000_001; 4'b0001:out=7'b1001_111; 4'b0010:out=7'b0010_010; 4'b0011:out=7'b0000_110; 4'b0100:out=7'b1001_100; 4'b0101:out=7'b0100_100; 4'b0110:out=7'b0100_000; 4'b0111:out=7