8086外部基本引脚与工作模式

1、2.3 8086外部基本引脚与工作模式外部基本引脚与工作模式两种模式构成两种不同规模的应用系统两种模式构成两种不同规模的应用系统最小模式最小模式8086/8088本身提供了所有的系统总线信号本身提供了所有的系统总线信号最大模式最大模式8086和总线控制器和总线控制器8288共同形成系统总线信号共同形成系统总线信号2.3.1 工作模式工作模式由由8086/8088单一微处理器构成的小系统单一微处理器构成的小系统由多个微处理器构成较大规模的应用系统由多个微处理器构成较大规模的应用系统可以接入数值处理的协处理器可以接入数值处理的协处理器8087,进行进行i/o处理的协处理器处理的协处理器8089两种

2、模式利用两种模式利用mn/mxmn/mx* *引脚加以区别引脚加以区别mn/mxmn/mx* *接高电平为最小模式接高电平为最小模式mn/mxmn/mx* *接低电平为最大模式接低电平为最大模式数据总线数据总线控制总线控制总线地址总线地址总线2.3.2 8086微处理器外部基本引脚微处理器外部基本引脚12345678910111213141516171819204039383736353433323130292827262524232221 gnd ad14 ad13 ad12 ad11 ad10 ad9 ad8 ad7 ad6 ad5 ad4 ad3 ad2 ad1 ad0 nmi intr

3、 clk gndvccad15a16 / s3a17 / s4a18 / s5a19 / s6bhe*/s7 mn / mx*rd*hold (rq)*/ gt0*)hlda (rq* /gt1*)wr* (lock*)m / io * ( s2* )dt / r* ( s1* )den * ( s0 * )aleinta *test*readyreset80868086cpu芯片16位字长位字长双列直插式双列直插式40根引脚根引脚下一页下一页图图2.5 8086 引脚图引脚图1 1、公用的引脚信号和最小模式下的引脚信号、公用的引脚信号和最小模式下的引脚信号数据和地址引脚数据和地址引脚读写控制

4、引脚读写控制引脚中断请求和响应引脚中断请求和响应引脚总线请求和响应引脚总线请求和响应引脚其它引脚其它引脚 数据和地址引脚数据和地址引脚ad15ad0（address/data）地址地址/数据数据分时复用引脚，双向、三态分时复用引脚，双向、三态 在访问存储器或外设的总线操作周期中，这些引脚在在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期第一个时钟周期t1输出存储器或输出存储器或i/o端口的端口的16位地址位地址a15a0其他时间用于传送其他时间用于传送16位数据位数据d15d0 a19/s6a16/s3（address/status）地址地址/状态分时复用引脚，输出、三态状态分时复

5、用引脚，输出、三态这些引脚在访问存储器的第一个时钟周期输出高这些引脚在访问存储器的第一个时钟周期输出高4位地址位地址a19a16在在访问外设访问外设的第一个时钟周期全部输出低电平的第一个时钟周期全部输出低电平无效无效（为什么？）（为什么？）其他时间输出状态信号其他时间输出状态信号s6s3什么是分时复用？什么是分时复用？v分时复用就是一个引脚在不同的时刻具有两个分时复用就是一个引脚在不同的时刻具有两个甚至多个作用甚至多个作用v最常见的总线复用是数据和地址引脚复用最常见的总线复用是数据和地址引脚复用 v总线复用的目的是为了减少对外引脚个数总线复用的目的是为了减少对外引脚个数v8088 /8086c

6、pu的数据地址线的数据地址线采用了总线复用采用了总线复用方法方法 ah al bh bl ch cl dh dl sp bp di si cs ds ss es ip内部寄存器内部寄存器暂存寄存器暂存寄存器标志标志执行部分执行部分控制电路控制电路 1 2 3 4 5 6输入/输出控制电路外部外部总线总线指令队列缓冲器指令队列缓冲器地址加法器20位16位8位16位alu执行部件执行部件eueu总线接口部件总线接口部件biubiu 通用通用寄存器寄存器返回本节8086的内部结构的内部结构s4s4s3s3 意意 义义0 00 0当前正在使用当前正在使用eses0 01 1当前正在使用当前正在使用ss

7、ss1 10 0当前正在使用当前正在使用cscs1 11 1当前正在使用当前正在使用dsdss6=0 cpu连接在总线上连接在总线上s5=0 禁止可屏蔽中断禁止可屏蔽中断1 允许可屏蔽中断允许可屏蔽中断表表2.2 s3、s4代码组合与当前段寄存器的关系代码组合与当前段寄存器的关系(了解其含义！了解其含义！)ale（address latch enable）地址锁存允许地址锁存允许，输出、三态、高电平有效，输出、三态、高电平有效ale引脚高电平有效时，表示复用引脚：引脚高电平有效时，表示复用引脚：ad15ad0和和a19/s6a16/s3正在传送地址信息。正在传送地址信息。由于地址信息在这些复用

8、引脚上出现的时间很短暂，所以系统利用由于地址信息在这些复用引脚上出现的时间很短暂，所以系统利用ale引引脚将地址锁存起来。脚将地址锁存起来。高电平有效。表示总线上的是地址信息，在高电平有效。表示总线上的是地址信息，在t1产生正脉冲，利用其产生正脉冲，利用其下降沿下降沿锁存地址信息。锁存地址信息。这是这是80868088提供给地址锁存器提供给地址锁存器82828283的控制信的控制信号号(接接8282的的stb端端)，高电平有效。高电平有效。在任何一个总线周期的在任何一个总线周期的t1状态，状态，ale输出有效电平，以表示当前在地址数据复用总线上输出的是地址信息，输出有效电平，以表示当前在地址数

9、据复用总线上输出的是地址信息，地址锁存器将地址锁存器将ale作为锁存信号，对地址进行锁存作为锁存信号，对地址进行锁存。要注意。要注意ale端不能被端不能被浮空。浮空。(为什么地址要锁存为什么地址要锁存?怎样锁存？怎样锁存？)di0dt7do0do7+5v地址锁存信号alestboegnd8282常用连接方法常用连接方法oe为高电平，输入和输出隔离。为高电平，输入和输出隔离。oe为低电平，为低电平， stb为高电平，输出和输入相同。为高电平，输出和输入相同。oe为低电平，为低电平， stb为高电平变为低电平时为高电平变为低电平时，输入端数据锁存到内部，输入端数据锁存到内部寄存器中，输出端与内部寄

10、存器的内容相同，从而实现了寄存器中，输出端与内部寄存器的内容相同，从而实现了锁存锁存。ad7ad0m/io*（memory / input and output）访问存储器或访问存储器或i/o设备，输出、三态设备，输出、三态该引脚输出该引脚输出低低电平时，表示电平时，表示cpu将访问将访问i/o端口，这时地址总线端口，这时地址总线ad15ad0提供提供16位位i/o口地址。口地址。dma方式时方式时，为高阻状态。，为高阻状态。该引脚输出该引脚输出高高电平时，表示电平时，表示cpu将访问存储器，这时地址总线将访问存储器，这时地址总线a19ad15ad0提供提供20位存储器地址位存储器地址 ah

11、al bh bl ch cl dh dl sp bp di si cs ds ss es ip内部寄存器内部寄存器运算寄存器运算寄存器标志标志执行部分执行部分控制电路控制电路 1 2 3 4 5 6输入/输出控制电路外部外部总线总线指令队列缓冲器指令队列缓冲器地址加法器20位16位8位16位alu执行部件执行部件eueu总线接口部件总线接口部件biubiu 通用通用寄存器寄存器返回本节8086的内部结构的内部结构wr*（write）写控制写控制，输出、三态、低电平有效，输出、三态、低电平有效有效时，表示有效时，表示cpu正在把数据送到存储器或接口中的正在把数据送到存储器或接口中的i/o端口端口

12、rd*（read）读控制读控制，输出、三态、低电平有效，输出、三态、低电平有效有效时，表示正在从存储器或有效时，表示正在从存储器或i/o端口读数据送到端口读数据送到cpuio/m*、wr*和和rd*是最基本的控制信号是最基本的控制信号组合后，控制组合后，控制4种基本的总线周期种基本的总线周期(8088cpu)总线周期总线周期io/m*wr*rd*存储器读存储器读低低高高低低存储器写存储器写低低低低高高i/o读读高高高高低低i/o写写高高低低高高 读写控制引脚读写控制引脚ready存储器或存储器或i/o口就绪，输入、高电平有效口就绪，输入、高电平有效在总线操作周期中，在总线操作周期中，cpu会在

13、第会在第3个时钟周期的前沿测试该引脚个时钟周期的前沿测试该引脚如果测到高有效，如果测到高有效，cpu直接进入第直接进入第4个时钟周期个时钟周期如果测到无效，如果测到无效，cpu将插入等待周期将插入等待周期twcpu在等待周期中仍然要监测在等待周期中仍然要监测ready信号，有效则进入第信号，有效则进入第4个时钟周个时钟周期，否则继续插入等待周期期，否则继续插入等待周期tw。den*（data enable） 数据允许数据允许，输出、三态、低电平有效，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用它来有效时，表示当前数据总线上正在传送数据，可利用它来控制对数据总控制对数据总

14、线的驱动。线的驱动。den为收发器提供了一个控制信号，表示为收发器提供了一个控制信号，表示cpu当前准备发送或接当前准备发送或接收一个数据。收一个数据。总线收发器将总线收发器将den作为输出允许信号作为输出允许信号。 (所以所以接接8286的的oe端端)。 bhe* /s7（ ss0 *system status 0(8088的引脚的引脚)）dt/r*（data transmit/receive）数据发送数据发送/接收，输出、三态接收，输出、三态该信号表明当前总线上数据的流向该信号表明当前总线上数据的流向高电平时数据从高电平时数据从cpu输出（发送）输出（发送）低电平时数据送入低电平时数据送入

15、cpu（接收）（接收） (所以所以接接8286的的t端端) 在总线周期的在总线周期的t1状态状态,作为作为高高8位数据总线允许信号位数据总线允许信号,低电平有效低电平有效. ad15ad8 ad7ad0从奇地址开始读从奇地址开始读/写一个字写一个字（在两个总线周期传送（在两个总线周期传送16位数字）位数字） 1 0 0 1 ad15ad8从奇地址单元或端口读从奇地址单元或端口读/写一个字节写一个字节 1 0 ad7ad0从偶地址单元或端口读从偶地址单元或端口读/写一个字节写一个字节 0 1 ad15ad0从偶地址开始读从偶地址开始读/写一个字写一个字 0 0所用的数据引脚所用的数据引脚 操操

16、作作 a0bhe表表2.3 bhe*和和ad0代码组合所对应的存取操作代码组合所对应的存取操作mov bx,2000h 从偶地址取一个字从偶地址取一个字mov bl,2000h 从偶地址取一个字节从偶地址取一个字节mov bl,2001h 从奇地址取一个字节从奇地址取一个字节mov bx,2001h 从奇地址取一个字，分两步从奇地址取一个字，分两步从内存取数从内存取数取取1个字节个字节取取1个字个字从偶从偶从奇从奇a0=0a0=1从偶从偶从奇从奇a0=0a0=1a0=0cpu 88h低地址低地址高地址高地址偶地址单元偶地址单元奇地址单元奇地址单元8086数据总线的传输特性数据总线的传输特性88

17、h62h24h18hbxmov bx, 2001h高高8位数据线位数据线低低8位数据线位数据线6224高高8位数据线位数据线低低8位数据线位数据线cpu18h24h62h低地址低地址高地址高地址奇地址单元奇地址单元偶地址单元偶地址单元cpu18h24h62h低地址低地址高地址高地址偶地址单元偶地址单元奇地址单元奇地址单元数据总线低数据总线低8位空闲位空闲数据总线高数据总线高8位空闲位空闲(a) 第一个总线周期第一个总线周期(b) 第二个总线周期第二个总线周期8086数据总线的传输特性数据总线的传输特性数据总线高数据总线高8位位数据总线低数据总线低8位位intr（interrupt reques

18、t）可屏蔽中断请求，输入、高电平有效可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向有效时，表示请求设备向cpu申请可屏蔽中断申请可屏蔽中断该请求的优先级别较低，并可通过关中断指令该请求的优先级别较低，并可通过关中断指令cli清除标志寄存器中的清除标志寄存器中的if标志、从而对中断请求进行屏蔽标志、从而对中断请求进行屏蔽inta*（interrupt acknowledge）可屏蔽中断响应，输出、低电平有效可屏蔽中断响应，输出、低电平有效有效时，表示来自有效时，表示来自intr引脚的中断请求已被引脚的中断请求已被cpu响应，响应，cpu进入中断响进入中断响应周期应周期中断响应周期是连续的

19、中断响应周期是连续的两个负脉冲两个负脉冲，每个都发出有效响应信号，以便通知，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将外设他们的中断请求已被响应、并令有关设备将中断类型码中断类型码送到数据总线送到数据总线 中断请求和响应引脚中断请求和响应引脚nmi（non-maskable interrupt）不可屏蔽中断请求，输入、上升沿有效不可屏蔽中断请求，输入、上升沿有效有效时，表示外界向有效时，表示外界向cpu申请不可屏蔽中断申请不可屏蔽中断该请求的优先级别高于该请求的优先级别高于intr，并且不能在，并且不能在cpu内被屏蔽内被屏蔽当系统发生紧急情况时，可通过它向当系

20、统发生紧急情况时，可通过它向cpu申请不可屏蔽中断服务申请不可屏蔽中断服务 hold (hold request) 总线保持（即总线请求），输入、高电平有效总线保持（即总线请求），输入、高电平有效有效时，表示总线请求设备向有效时，表示总线请求设备向cpu申请占有总线申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知知cpu收回对总线的控制权收回对总线的控制权hlda（hold acknowledge）总线保持响应（即总线响应），输出、高电平有效总线保持响应（即总线响应），输出、高电平有效有效时，表示有效

21、时，表示cpu已响应总线请求并已将总线释放已响应总线请求并已将总线释放此时此时cpu的地址总线、数据总线及具有三态输出能力的控制总线将全面呈的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻抗状态，使请求总线使用权的设备可以顺利现高阻抗状态，使请求总线使用权的设备可以顺利接管总线接管总线。待到总线请求信号待到总线请求信号hold无效，总线响应信号无效，总线响应信号hlda也转为无效，也转为无效，cpu才重新获得总线控制权才重新获得总线控制权 。 总线请求和响应引脚总线请求和响应引脚reset复位请求复位请求，输入、高电平有效输入、高电平有效该信号有效，将使该信号有效，将使cpu回到

22、其初始状态；回到其初始状态；当它再度返回无效时，当它再度返回无效时，cpu将重新开始工作将重新开始工作8088复位后复位后csffffh、ip0000h，所以程序入口在物理地址，所以程序入口在物理地址ffff0hclk（clock） v时钟输入时钟输入v系统通过该引脚给系统通过该引脚给cpu提供内部定时信号。提供内部定时信号。8088的标准工作时钟为的标准工作时钟为5mhzvibm pc/xt机的机的8088采用了采用了4.77mhz的时钟，其周期约为的时钟，其周期约为210ns 其它引脚其它引脚vcc电源输入电源输入，向，向cpu提供提供5v电源电源gnd接地接地，向，向cpu提供参考地电平

23、提供参考地电平mn/mx*（minimum/maximum）模式选择模式选择，输入，输入接高电平时，接高电平时，8086引脚工作在最小模式；反之，引脚工作在最小模式；反之，8086工作在最大模式工作在最大模式test*v测试，输入、低电平有效测试，输入、低电平有效v该引脚与该引脚与wait指令配合使用指令配合使用v当当cpu执行执行wait指令时，他将在每个时钟周期对该引脚进行测试：指令时，他将在每个时钟周期对该引脚进行测试： 如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行v也就是说，也就是说，wait指令使指令使cpu产生等待

24、，直到该引脚有效为止产生等待，直到该引脚有效为止v在使用协处理器在使用协处理器8087时，通过该引脚和时，通过该引脚和wait指令，可使指令，可使8086与与8087的的操作保持同步操作保持同步 2.最大模式的引脚信号最大模式的引脚信号8086的数据的数据/地址等引脚在最大模式与最小模式时相同地址等引脚在最大模式与最小模式时相同有些控制信号不相同，主要是用于输出操作的编码信号，由总线控制有些控制信号不相同，主要是用于输出操作的编码信号，由总线控制器器8288译码产生系统控制信号：译码产生系统控制信号：s2*、s1*、s0*3个状态信号个状态信号m/io(s2) dt/r (s1)den(s0)

25、 操操 作作8288命令输出命令输出 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 中断状态中断状态 读读i/o端口端口 写写i/o端口端口 暂停暂停 取指令取指令 读内存读内存 写内存写内存 无效无效intaiorciowc无mrdcmrdcmwtc无图图2.5 8086 引脚图引脚图位位lock*:总线封锁信号总线封锁信号(可实现并发控制！可实现并发控制！)qs1、qs0:指令队列状态信号指令队列状态信号rq*/gt0*、rq*/gt1*:2个总线请求个总线请求/同意信号同意信号 qs1 qs0 含含 义义 0 0 1 1 0 1 0 1

26、无操作无操作 从指令队列的第一个字节中取走代码从指令队列的第一个字节中取走代码 队列为空队列为空 除第一个字节外除第一个字节外,还取走了后续字节中的代码还取走了后续字节中的代码表表2.5 qs1、qs2的组合与指令队列的状态的组合与指令队列的状态“引脚引脚”小结小结cpu引脚是系统总线的基本信号引脚是系统总线的基本信号可以分成三类信号：可以分成三类信号：v8/16位数据线：位数据线：d0d7/15v20位地址线：位地址线：a0a19v控制线：控制线：ale、io/m*、wr*、rd*、readyintr、inta*、nmi，hold、hldareset、clk、vcc、gnd“引脚引脚”提问提

27、问v提问之一：提问之一：cpu引脚是如何与外部连接的呢？引脚是如何与外部连接的呢？ v解答：总线形成解答：总线形成n提问之二：提问之二：cpu引脚是如何相互配合，引脚是如何相互配合，实现总线操作、控制系统工作的呢？实现总线操作、控制系统工作的呢？n解答：总线时序解答：总线时序系统总线信号系统总线信号ad7ad0a15a8a19/s6a16/s3+5v8088ale8282stba19a16a15a8a7a0d7d0io/m*rd*wr*8282stb8282stb8286toe*mn/mx*io/m*rd*wr*dt/r*den*oe*oe*oe*2.3.3 8086/8088最小模式最小模式

28、/组态的总线形成组态的总线形成/典型配置典型配置（3）20位地址总线位地址总线:采用采用3个三态个三态透明透明锁存器锁存器8282/74ls373进行锁存和驱动进行锁存和驱动（2）8位数据总线位数据总线:采用数据收发器采用数据收发器8286/74ls245进行驱动进行驱动（1）系统控制信号）系统控制信号:由由8088引脚直接提供引脚直接提供最小组态最小组态总线形成总线形成reset test hold hlda nmi intr inta m / io wr rdready clk readymn / mx+5v控制总线控制总线地址总线地址总线a19 a0数据总线数据总线d7d0 ale a1

29、9a8 ad7 ad 0 dt / r den8088cpustb 8282oetoe82868284a系统总线系统总线20位地址总线的位地址总线的三态输出：三态输出：无效时，不允许数据输出，呈高阻状态无效时，不允许数据输出，呈高阻状态透明透明：锁存器的输出能够跟随输入变化：锁存器的输出能够跟随输入变化 输出控制信号输出控制信号oe*有效时，允许数据输出；有效时，允许数据输出；intel 8282具有三态输出的具有三态输出的ttl电平锁存器电平锁存器stb 电平锁存引脚电平锁存引脚oe* 输出允许引脚输出允许引脚di0di7do0do7+5v地址锁存信号alestboegnd8282常用连接方

30、法常用连接方法oe为高电平，输入和输出隔离。为高电平，输入和输出隔离。oe为低电平，为低电平， stb为高电平，输出和输入相同。为高电平，输出和输入相同。oe为低电平，为低电平， stb为高电平变为低电平时为高电平变为低电平时，输入端数据锁存到内部，输入端数据锁存到内部寄存器中，输出端与内部寄存器的内容相同，从而实现了寄存器中，输出端与内部寄存器的内容相同，从而实现了锁存锁存。ad7ad0intel 82868位双向缓冲器位双向缓冲器控制端连接在一起，控制端连接在一起， 低电平有低电平有效效可以双向导通可以双向导通输出与输入同相输出与输入同相oeoe* *0 0，导通，导通 t t1 ab1

31、ab t t0 ab0 aboeoe* *1 1，不导通，不导通图图2.6 2.6 最小模式下的最小模式下的80868086系统配置系统配置p48p4874ls373具有三态输出的具有三态输出的ttl电平锁存器电平锁存器le 电平锁存引脚电平锁存引脚oe* 输出允许引脚输出允许引脚74ls2458位双向缓冲器位双向缓冲器控制端连接在一起，低电平有效控制端连接在一起，低电平有效可以双向导通可以双向导通输出与输入同相输出与输入同相e*0，导通，导通 dir1 ab dir0 abe*1，不导通，不导通di0di1di2di3di4di5di6di7oedo0do1do2do3do4do5do6do

32、7stbdi0di1do0do1di7oedo7stb数据数据oestbalead0ad1ad2ad3ad4ad5ad6ad7ad8ad9ad15ad16ad17ad18ad19bhe8282图 锁存器和 的连接 2.6a82828086808682828282图图2.6b 8286收发器和收发器和8088的连接的连接问题：问题：8286.oe能否直接接地？为什么和能否直接接地？为什么和8088.den相连接？相连接？510510x1x2控制总线控制总线efif/crdyresreadyresetresetreadyclkclk8086/80888284图图2.6c 8284和和8086/80

33、88的连接的连接脉冲发生器脉冲发生器晶体振荡器晶体振荡器时钟发生器时钟发生器系统总线信号系统总线信号memr*memw*ior*iow*inta*dma应答电路应答电路aenbrdaen*aen*cena19a12a11a8a7a0d7d0ad7ad0a11a8a19/s6a16/s3a15a1274ls24574ls37374ls373ggg*dir74ls2448088oe*8288dt/r*denales2*s0*s2*s0*mn/mx*oe*oe*mrdc*amtw*iorc*aiowc*inta*8086/8088最大模式的总线形成最大模式的总线形成/典型配置典型配置(3) 系统控制总线系统控制总线:由总线控制器由总线控制器8288形成形成memr*、memw*、ior*、iow*、inta* 系统地址总线系统地址总线:采用三态透明锁存器采用三态透