UART串口通信实验报告骄阳教育

1、实验四 uart串口通信学院：研究生院 学号：1400030034 姓名：张秋明一、 实验目的及要求设计一个uart串口通信协议，实现“串<->并”转换功能的电路，也就是“通用异步收发器”。二、 实验原理uart是一种通用串行数据总线，用于异步通信。该总线双向通信，可以实现全双工传输和接收。在嵌入式设计中，uart用来主机与辅助设备通信，如汽车音响与外接ap之间的通信，与pc机通信包括与监控调试器和其它器件，如eeprom通信。uart作为异步串口通信协议的一种，工作原理是将传输数据的每个字符一位接一位地传输。其中各位的意义如下：起始位：先发出一个逻辑”0”的信号，表示传输字符的开

2、始。资料位：紧接着起始位之后。资料位的个数可以是4、5、6、7、8等，构成一个字符。通常采用ascii码。从最低位开始传送，靠时钟定位。奇偶校验位：资料位加上这一位后，使得“1”的位数应为偶数(偶校验)或奇数(奇校验)，以此来校验资料传送的正确性。停止位：它是一个字符数据的结束标志。可以是1位、1.5位、2位的高电平。 由于数据是在传输线上定时的，并且每一个设备有其自己的时钟，很可能在通信中两台设备间出现了小小的不同步。因此停止位不仅仅是表示传输的结束，并且提供计算机校正时钟同步的机会。适用于停止位的位数越多，不同时钟同步的容忍程度越大，但是数据传输率同时也越慢。 空闲位：处于逻辑“

3、1”状态，表示当前线路上没有资料传送。波特率：是衡量资料传送速率的指标。表示每秒钟传送的符号数（symbol）。一个符号代表的信息量（比特数）与符号的阶数有关。例如资料传送速率为120字符/秒，传输使用256阶符号，每个符号代表8bit，则波特率就是120baud，比特率是120*8=960bit/s。这两者的概念很容易搞错。三、 实现程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity uart is port(clk : i

4、n std_logic; -系统时钟 rst_n: in std_logic; -复位信号 rs232_rx: in std_logic; -rs232接收数据信号; rs232_tx: out std_logic -rs232发送数据信号;);end uart;architecture behav of uart iscomponent uart_rx port(clk : in std_logic; -系统时钟 rst_n: in std_logic; -复位信号 rs232_rx: in std_logic; -rs232接收数据信号 clk_bps: in std_logic; -此时

5、clk_bps的高电平为接收数据的采样点 bps_start:out std_logic; -接收到数据后，波特率时钟启动置位 rx_data: out std_logic_vector(7 downto 0); -接收数据寄存器，保存直至下一个数据来到 rx_int: out std_logic -接收数据中断信号，接收数据期间时钟为高电平，传送给串口发送);end component;component speed_select port(clk : in std_logic; -系统时钟rst_n: in std_logic; -复位信号clk_bps: out std_logic; -

6、此时clk_bps的高电平为接收或者发送数据位的中间采样点bps_start:in std_logic -接收数据后，波特率时钟启动信号置位);end component;component uart_tx port(clk : in std_logic; -系统时钟 rst_n: in std_logic; -复位信号 rs232_tx: out std_logic; -rs232接收数据信号 clk_bps: in std_logic; -此时clk_bps的高电平为接收数据的采样点 bps_start:out std_logic; -接收到数据后，波特率时钟启动置位 rx_data: i

7、n std_logic_vector(7 downto 0); -接收数据寄存器，保存直至下一个数据来到 rx_int: in std_logic -接收数据中断信号，接收数据期间时钟为高电平，传送给串口发送模块，使得串口正在进行接收数据的时候，发送模块不工作，避免了一个完整的数据（1位起始位、8位数据位、1位停止位）还没有接收完全时，发送模块就已经将不正确的数据传输出去);end component;signal bps_start_1:std_logic;signal bps_start_2:std_logic;signal clk_bps_1:std_logic;signal clk_b

8、ps_2:std_logic;signal rx_data:std_logic_vector(7 downto 0);signal rx_int:std_logic;beginrx_top: uart_rxport map(clk=>clk,rst_n=>rst_n,rs232_rx=>rs232_rx,clk_bps=>clk_bps_1,bps_start=>bps_start_1,rx_data=>rx_data,rx_int=>rx_int); speed_top_rx: speed_select port map(clk=>clk, r

9、st_n=>rst_n, clk_bps=>clk_bps_1, bps_start=>bps_start_1 ); tx_top:uart_tx port map(clk=>clk, -系统时钟rst_n=>rst_n, -复位信号rs232_tx=>rs232_tx, -rs232发送数据信号clk_bps=>clk_bps_2, -此时clk_bps的高电平为发送数据的采样点bps_start=>bps_start_2, -接收到数据后，波特率时钟启动置位rx_data=>rx_data, -接收数据寄存器，保存直至下一个数据来到rx

10、_int=>rx_int -接收数据中断信号，接收数据期间时钟为高电平，传送给串口发送模块，使得串口正在进行接收数据的时候，发送模块不工作，避免了一个完整的数据（1位起始位、8位数据位、1位停止位）还没有接收完全时，发送模块就已经将不正确的数据传输出去); speed_top_tx: speed_select port map(clk=>clk, rst_n=>rst_n, clk_bps=>clk_bps_2, bps_start=>bps_start_2 ); end behav;-3个子模块-异步接收模块- library ieee;use ieee.std

11、_logic_1164.all;use ieee.std_logic_unsigned.all;entity uart_rx is port(clk : in std_logic; -系统时钟 rst_n: in std_logic; -复位信号 rs232_rx: in std_logic; -rs232接收数据信号 clk_bps: in std_logic; -此时clk_bps的高电平为接收数据的采样点 bps_start:out std_logic; -接收到数据后，波特率时钟启动置位 rx_data: out std_logic_vector(7 downto 0); -接收数据寄

12、存器，保存直至下一个数据来到 rx_int: out std_logic -接收数据中断信号，接收数据期间时钟为高电平，传送给串口发送模块，使得串口正在进行接收数据的时候，发送模块不工作，避免了一个完整的数据（1位起始位、8位数据位、1位停止位）还没有接收完全时，发送模块就已经将不正确的数据传输出去);end uart_rx;architecture behav of uart_rx is signal rs232_rx0: std_logic; signal rs232_rx1: std_logic; signal rs232_rx2: std_logic; signal rs232_rx3

13、: std_logic; signal neg_rs232_rx:std_logic; signal bps_start_r:std_logic; signal num:integer; signal rx_data_r:std_logic_vector(7 downto 0); -串口接收数据寄存器，保存直至下一个数据到来begin process(clk,rst_n) begin if (rst_n='0')thenrs232_rx0<='0'rs232_rx1<='0'rs232_rx2<='0'rs232

14、_rx3<='0'elseif (rising_edge(clk) thenrs232_rx0<=rs232_rx;rs232_rx1<=rs232_rx0;rs232_rx2<=rs232_rx1;rs232_rx3<=rs232_rx2;end if;end if;neg_rs232_rx <=rs232_rx3 and rs232_rx2 and not(rs232_rx1)and not(rs232_rx0); end process; process(clk,rst_n) begin if (rst_n='0')th

15、enbps_start_r<='0'rx_int<='0'else if (rising_edge(clk) then if(neg_rs232_rx='1') then -接收到串口数据线rs232_rx的下降沿标志信号bps_start_r<='1' -启动串口准备数据接收rx_int<='1' -接收数据中断信号使能else if(num= 15) and (clk_bps='1') then -接收完有用数据信息 bps_start_r<='0'

16、 -数据接收完毕，释放波特率启动信号rx_int<='0' -接收数据中断信号关闭end if;end if; end if;end if;bps_start<=bps_start_r; end process; process(clk,rst_n) begin if (rst_n='0')thenrx_data_r<="00000000"rx_data<="00000000"num<=0;else if (rising_edge(clk) thenif(clk_bps='1'

17、)thennum<=num+1;case num iswhen 1=>rx_data_r(0)<=rs232_rx;-锁存第0bitwhen 2=>rx_data_r(1)<=rs232_rx;-锁存第0bitwhen 3=>rx_data_r(2)<=rs232_rx;-锁存第0bitwhen 4=>rx_data_r(3)<=rs232_rx;-锁存第0bitwhen 5=>rx_data_r(4)<=rs232_rx;-锁存第0bitwhen 6=>rx_data_r(5)<=rs232_rx;-锁存第0bit

18、when 7=>rx_data_r(6)<=rs232_rx;-锁存第0bitwhen 8=>rx_data_r(7)<=rs232_rx;-锁存第0bitwhen 10=>rx_data<=rx_data_r;when 11=>num<=15;when others=>null;end case;if(num=15) thennum<=0;end if;end if;end if;end if; end process;end behav;-波特率控制模块- library ieee;use ieee.std_logic_1164.

19、all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity speed_select is port(clk : in std_logic; -系统时钟 rst_n: in std_logic; -复位信号 clk_bps: out std_logic; -此时clk_bps的高电平为接收或者发送数据位的中间采样点 bps_start:in std_logic -接收数据后，波特率时钟启动信号置位或者开始发送数据时，波特率时钟启动信号置位);end speed_select;architecture behav

20、 of speed_select issignal cnt:std_logic_vector(12 downto 0);signal clk_bps_r:std_logic;constant bps_para:integer:=5207;constant bps_para_2:integer:=2603;begin process(clk,rst_n) begin if (rst_n='0')thencnt<="0000000000000"else if (rising_edge(clk) thenif(cnt=bps_para)or(bps_star

21、t='0') then cnt<="0000000000000" -波特率计数器清零elsecnt<=cnt+'1' -波特率时钟计数启动end if;end if;end if;end process;process(clk,rst_n) begin if (rst_n='0')thenclk_bps_r<='0'else if (rising_edge(clk) thenif(cnt=bps_para_2) then clk_bps_r<='1' -clk_bps_r

22、高电平为接收数据位的中间采样点，同时也作为发送数据的数据改变点elseclk_bps_r<='0' -波特率计数器清零end if;end if;end if;clk_bps<=clk_bps_r;end process;end behav;-异步发送模块 - library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity uart_tx is port(clk : in std_logic; -系统时钟 rst_n: in std_logic; -复位信号 rs232_

23、tx: out std_logic; -rs232接收数据信号 clk_bps: in std_logic; -此时clk_bps的高电平为接收数据的采样点 bps_start:out std_logic; -接收到数据后，波特率时钟启动置位 rx_data: in std_logic_vector(7 downto 0); -接收数据寄存器，保存直至下一个数据来到 rx_int: in std_logic -接收数据中断信号，接收数据期间时钟为高电平，传送给串口发送模块，使得串口正在进行接收数据的时候，发送模块不工作，避免了一个完整的数据（1位起始位、8位数据位、1位停止位）还没有接收完全时

24、，发送模块就已经将不正确的数据传输出去);end uart_tx;architecture behav of uart_tx is signal rx_int0: std_logic; signal rx_int1: std_logic; signal rx_int2: std_logic; signal neg_rx_int:std_logic; signal bps_start_r:std_logic; signal num:integer; signal tx_data:std_logic_vector(7 downto 0); -串口接收数据寄存器，保存直至下一个数据到来begin p

25、rocess(clk,rst_n) begin if (rst_n='0')thenrx_int0<='0'rx_int1<='0'rx_int2<='0'elseif (rising_edge(clk) thenrx_int0<=rx_int;rx_int1<=rx_int0;rx_int2<=rx_int1;end if;end if;neg_rx_int <=not(rx_int1)and (rx_int2); end process; process(clk,rst_n) begi

26、n if (rst_n='0')thenbps_start_r<='0'tx_data<="00000000"else if (rising_edge(clk) then if(neg_rx_int='1') then -接收到串口数据线rs232_rx的下降沿标志信号bps_start_r<='1' -启动串口准备数据接收tx_data<=rx_data; -接收数据中断信号使能else if(num= 15) and (clk_bps='1') then -接收完有用数据信息 bps_start_r<='0' -数据接收完毕，释放波特率启动信号end if;end if; end if;end if;bps_start<=bps_start_r; end process; process(clk,rst_n) begin if (rst_n=&#