维修电工技师电子技术数字钟

1、1有校時功能的數字钟 一、基本要求1、有“時”“分”的十進數位顯示，“秒”信號驅動led亮，暗。22、24小時爲一周期 計數器74ls160 解碼器 74ls493、有校時電路 (預置數功能) 作用：數字時鐘的走時與標準時間一致。 方法：採用開關控制4、定時間起鬧 35s 5、採用ttl電路(74ls系例) 74ls系例工作速度快,功耗低。3二、方框圖4574 ls90集成异步二 、五 、十進加法計數器一、管腳排列6 ：五进计数器的时钟输入端ro(1)和ro(2)：异步复位端 仅当ro(1)ro(2)“1”时复位ro(1)ro(2)“0”时计数nc：空脚s9(1)和s9(2)：异步置9端 仅当

2、s9(1) s9(2) “1”时 置10017 仅当s9(1) s9(2) “0”时计数cpa ： 二进计数器的时钟输入端 下降沿有效。qa ：二进计数器的输出端。qd；qb ；qc ： 五进计数器的输出端。gnd ：接地。8二、功能表输入输出复位输入 置位输入ro(1)ro(2)s9(1)s9(2)cpacpbqdqcqbqa110000 0110000 0 11100 1cp0二进计数0cp五进计数cpqa8421十进qdcp5421十进9ro(1)ro(2) s9(1)s9(2)0在加法计数时,s9(1).s9(2)端最少应有一端接地。ro(1).ro(2)端必须有一端接地。10三、74

3、 ls90邏輯電路图11內部結構:四個主從jk觸發器+門電路組成,整個計數器由二部分組成:第一部分是一位二進制計數器12 第二部分是五進制計數器13141516171819十進制計數器8421码将qa与cpb联接,输出高低位顺序为qd；qc；qb；qa202122232、5421码将qd与cpa联接,输出高低位顺序为qa；qd；qc；qb2425标准时间源标准时间源产生的秒脉冲是计时的基准信号，要求有高的稳定度，为保证数字钟的计时精度，一般选用石英晶体振荡器电路。石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率容易调整。常取石英晶体的振荡频率为32768kz，经15级2分频电路后，输出端

4、正好可得到1hz的标准脉冲。 2627如果精度要求不高可以采用集成电路定时器555与rc组成的多谐振荡器。 2829标准时间源 本案例标准时间源电路的组成分三部分： 1、 交流市电降压。 2、 密特整形电路。 3 、采用74ls90经二级分频得到秒信号。 3031二级分频 3274ls160中规模集成同步十进制加法计数器一、管腳排列33343536二功能表清零置数使能时钟输出功能crpe epetcpq3 q2 q1 q0 0 10 0 0 0 0 d3d2 d1 d0异步清零同步置数 1111 加计数同步计数 1 1 1 1 0 0 保持包括 co=037保持:38三、应用1、60进制的秒计

5、数器39co=q3 q0.et当q3q2q1q0=1001时, co=1即计数到9之前,co一直为低电平,而计数到9时,co跳变为高电平,若co直接接cp,则在个位计数到9就进行了进位加非门,变为个位的计数从9变0时,十位计入一个“1”。402、24进制的计数器41译码、显示电路译码器由4片74ls49组成，每1片74ls49驱动1只数码管，显示时和分。74ls49为集电极开路输出的bcd七段译码器、驱动器，输出端（ag）为高电平有效，可驱动灯缓冲器或共阴极的led数码管。4274ls49的引脚和逻辑符号如图所示，43当为 低电平时，不管其它输入端状态如何，ag均为低电平。当要求输出015时，

6、消隐输入端（ )应为高电平或开路。ag7段输出与数码管显示字符的关系如下图所示。 4445数字闹钟的时、分快速校验电数字闹钟的时、分快速校验电路路(一)构思校时功能是数字钟必备的基本功能，为电路简单，本例中只进行时和分的校时。将秒分时三个计数器的串行计数方, 为并行校时计数方法式,即将秒信号并行送到分时两个计数器,使分时计数器快速计数到需要的数值,再恢复到串行计数方法式。46(二)方法设置二个控制开关 s5校-校分 s6校-校时设置s5或s6 低电平-计时 高电平-校时4748(三)实施1.将秒计数器(个位)74ls160芯片 的p与t分开2.分和时计数器(个位)74ls160芯片的cp端与g

7、2,g4分开491.当s5和s6都接到计时时,并行输入的秒脉冲信号断开,进行串行计数.50当s5接到校时或s6接到校时时,秒计数保持,停止计数,此时时或分计数器的cp脉冲是秒信号,进行快速计数,达到校时的目的。51起闹电路起闹电路数字闹钟的起闹电路， 可由3个分组成。它包括 起闹控制电路、 起闹定时电路 起闹可控振荡器。 52（1） 起闹控制电路起闹控制电路要在时、分规定的时间起闹，主要是设置译码电路翻译出所需的起闹时间。译码器的地址输入是时、分计数器的有关状态输出，而译码器的输出经开关s1、s2、s3、s4可选择时和分。当闹钟的实际计时时间符合所选择的起闹时间时产生-个起闹控制信号（高电平）

8、。起闹控制电路原理见下图 535455起闹控制电路中的译码器根据时、分计数器个位和十位的计数范围不同，分别选用不同的译码电路。时、分计数器的十位计数范围分别是02或05，因此可选用3-8译码器74ls138；而时、分计数器的个位都是十进制，要选用4-16译码器或bcd-十进制译码器，本实例中选用的是bcd-十进制译码器74ls42。74ls42的引脚接线图和功能表如下图所示。74ls138的引脚接线图和功能表如下图所示。5674ls421)管脚排列图572)58593-8译码器74ls1386061逻辑符号62（2）起闹定时电路起闹定时电路根据每次起闹时间在35s范围内可调这一要求，选用中规模

9、集成电路的单稳态电路sn74121来实现。其定时时间的长短可由元件参数的改变来实现。63sn74121为具有施密特触发器输入的单稳态触发器，可由正跳变触发，也可由负跳变触发。其正触发输入端（tr+)采用了施密特触发器，因此，有较高的抗扰度。又由于内部有锁存电路，故对电源vcc也有较高的抗扰度。sn74121的引脚图、功能表如图29-17所示，引出端符号说明如表29-4所示。64sn74121的引脚图656667q 正脉冲输出端 负脉冲输出端tr+正触发输入端tr-(a),tr-(b)负触发输入端rext/cext外接电阻/电容端rint内电阻端cext外接电容端（正）nc空端68起闹定时电路 69(3)起闹可控振荡器起