第五章(2009)

1、2n5-1 5-1 存储器概述存储器概述n5-2 5-2 随机存取存储器随机存取存储器n5-3 5-3 只读存储器只读存储器n5-4 CPU5-4 CPU与存储器的连接与存储器的连接重点：重点： 1 1、区分、区分ROMROM、RAMRAM 2 2、数据在内存中的存放格式、数据在内存中的存放格式 3 3、存储器芯片介绍及扩展、存储器芯片介绍及扩展 74LS13874LS138 存储器：信息存储部件存储器：信息存储部件 1 1、0 0状态状态35 51 1 存储器概述存储器概述5.1.1 5.1.1 存储器分类存储器分类一、按和一、按和CPUCPU的关系分：的关系分：内存：内存：CPUCPU可直

2、接访问；存储速度快；容量有限，受地址总可直接访问；存储速度快；容量有限，受地址总 线位数限制线位数限制外存：外存：CPUCPU不可直接访问；存储速度慢；海量，要配置专门不可直接访问；存储速度慢；海量，要配置专门的驱动设备才能完成访问外存，例：硬盘、软盘、磁带、的驱动设备才能完成访问外存，例：硬盘、软盘、磁带、光盘，闪存盘。光盘，闪存盘。CPUCPU通过内存间接访问外存通过内存间接访问外存二、按材料分：二、按材料分：半导体（内存）；磁芯（磁盘），磁表面，激光（光盘）半导体（内存）；磁芯（磁盘），磁表面，激光（光盘）CPUCPU内存内存外存外存CACHE CACHE 4nROMROM只读存储器。用

3、于存储操作系统程序只读存储器。用于存储操作系统程序BIOSBIOS及用及用户固化程序。掉电时数据仍存在。按是否可以户固化程序。掉电时数据仍存在。按是否可以多次写入及擦除方法可分为多次写入及擦除方法可分为4 4种。种。n按集成电路内部结构的不同可分为几种：按集成电路内部结构的不同可分为几种：掩膜型掩膜型ROMROM：厂家烧写：厂家烧写 无法再次写入无法再次写入PROMPROM： 用户烧写用户烧写EPROMEPROM： 紫外线擦除，可以多次写入紫外线擦除，可以多次写入EEPROMEEPROM： 电可擦除，可反复使用电可擦除，可反复使用n Flash Flash： 电可擦除其部分内容，可反复电可擦除

4、其部分内容，可反复使用，允许多线程重写，速度快，灵活性好。使用，允许多线程重写，速度快，灵活性好。三、半导体存储器的分类三、半导体存储器的分类( (内存）内存）5nRAMRAMn随机存取存储器，可读写。掉电时数据丢失。随机存取存储器，可读写。掉电时数据丢失。按集成电路内部结构的不同可分为几种：按集成电路内部结构的不同可分为几种： SRAMSRAM：信息存于触发器内；存取速度快，：信息存于触发器内；存取速度快，2 240ns40ns；功耗大，集成度低，价格高功耗大，集成度低，价格高 CacheCacheDRAMDRAM：信息存于极间电容内；存取速度慢，：信息存于极间电容内；存取速度慢，50502

5、00ns200ns；集成度高，价格低；集成度高，价格低 内存条内存条6四、选择存储器考虑因素四、选择存储器考虑因素易失性易失性 只读性只读性 存储容量存储容量 存取时间存取时间 功耗功耗 双极型（电流型）功耗大双极型（电流型）功耗大 CMOSCMOS型（电压型）功耗小型（电压型）功耗小可靠性可靠性 价格价格75.1.2 5.1.2 存储器组织存储器组织 8 8位：基本存储体位：基本存储体 1616位：奇偶存储体位：奇偶存储体 32 32位：位：4 4个存储体个存储体 64 64位：位：8 8个存储体个存储体数据在内存中存储格式：数据在内存中存储格式：n数据在内存中以字节为单位数据在内存中以字节

6、为单位，1 1个字节占内存一个地址，并个字节占内存一个地址，并且地址由且地址由00000H00000H开始直至开始直至CPUCPU所能支持的最高地址所能支持的最高地址n一个字按相邻两个字节存放一个字按相邻两个字节存放，存入时以低位字节在低地址，存入时以低位字节在低地址，高位字节在高地址，字单元的地址以低位地址表示高位字节在高地址，字单元的地址以低位地址表示 5.1.3 5.1.3 存储器性能指标：存储器性能指标：存储容量：存储容量：bit, Byte, KBbit, Byte, KB（2 21010B B），），MBMB（2 22020B), B), GB(2GB(23030B B）,TB,T

7、B（2 24040B B）存取时间、可靠性、价格存取时间、可靠性、价格85-2 5-2 随机存取存储器随机存取存储器RAMRAM随时在任意位置上存取信息随时在任意位置上存取信息一、静态随机存取存储器一、静态随机存取存储器SRAM SRAM （StaticStatic）1 1、SRAMSRAM的结构的结构存储一位信息的单元结构存储一位信息的单元结构:6:6个管组成的个管组成的双稳态触双稳态触发器电路发器电路存储矩阵：一块存储器芯片中的基本存储单元存储矩阵：一块存储器芯片中的基本存储单元按位结构或字结构排列成矩阵，存储二进制信息。按位结构或字结构排列成矩阵，存储二进制信息。位结构位结构 N N*

8、*1 1 用于动态用于动态RAMRAM和大容量静态和大容量静态RAMRAM字结构字结构 N N* *8 8 用于容量较小的静态用于容量较小的静态RAMRAM9矩阵：参见图矩阵：参见图5-3 5-3 可以节约译码电路可以节约译码电路例：共例：共9 9个数据，以矩阵个数据，以矩阵3 33 3排列，即排列，即 则共需则共需6 6根地址线，若以线性排列，共需根地址线，若以线性排列，共需9 9根，节约根，节约3 3根根地址译码器：对地址译码器：对CPUCPU发出的地址信号译码发出的地址信号译码存储器控制电路：片选、读、写存储器控制电路：片选、读、写片选：产生信号选中芯片，允许对其进行读、写操作片选：产生

9、信号选中芯片，允许对其进行读、写操作读、写：控制三态双向缓冲器（输出入驱动），控制数据流读、写：控制三态双向缓冲器（输出入驱动），控制数据流方向方向三态数据缓冲器三态数据缓冲器10地地址址译译码码器器存存 储储矩矩 阵阵三三态态双双向向缓缓冲冲器器存储器控制逻辑存储器控制逻辑A A0 0A A1 1A AP PR/WR/WCSCSD D0 0D D1 1DnDn片选片选读写信号读写信号112 2、SRAMSRAM芯片芯片61166116（2k2k* *8 8位）位） 62646264（8k8k* *8 8） 6212862128（16k16k* *8 8）6225662256（32K32K*

10、*8 8）例：例：62646264：8k8k* *8 8 存储空间存储空间 地址线地址线 数据线数据线 8k=2 8k=213 13 13 13根（根（A A1212A A0 0） 8 8根（根（ I/OI/O0 0 I/OI/O7 7）控制线：控制线：4 4根（根（CECE1 1、CECE2 2 、WE WE 、OEOE） CECE1 1、CECE2 2须同时有效须同时有效CECE1 1CECE2 2工作方式工作方式L LH HH HL L读操作读操作L LH HL LH H写操作写操作H H* *未选中未选中OEWE12与与CPUCPU的连接图的连接图 图图5.55.5存储速度快，但价格贵

11、存储速度快，但价格贵二、二、DRAMDRAM：DynamicDynamic 信息存于场效应管的栅漏间电容，为防止漏电效应，避信息存于场效应管的栅漏间电容，为防止漏电效应，避免信息丢失，需要对数据免信息丢失，需要对数据“刷新刷新”（对存储单元中的信息读（对存储单元中的信息读出，经读出放大器放大后再写入）。一般刷新时间出，经读出放大器放大后再写入）。一般刷新时间2ms2ms。 内存条：内存条：SDRAM, DDR SDRAM, DDRSDRAM, DDR SDRAM, DDR SDRAMSDRAM （同步动态随（同步动态随机动态存储器）机动态存储器）存储速度较慢，但价格便宜存储速度较慢，但价格便宜

12、13三、高速缓存器三、高速缓存器CACHECACHE为解决与为解决与CPUCPU匹配及价格问题的矛盾，引入匹配及价格问题的矛盾，引入CACHECACHE技术技术CACHECACHE：为介于：为介于CPUCPU和主存储器之间的小容量存储器和主存储器之间的小容量存储器作用：用于存放作用：用于存放CPUCPU经常访问的代码和数据，以实现经常访问的代码和数据，以实现CPUCPU的的零等待。零等待。开机时开机时CACHECACHE无任何内容无任何内容将主存储器中经常被将主存储器中经常被CPUCPU使用的使用的一部分内容一部分内容“拷贝拷贝”到到CACHECACHE中中CPUCPU要读取存储器数据时，要读

13、取存储器数据时，CACHECACHE控制器根据送出的地址，判定数据是否在控制器根据送出的地址，判定数据是否在CACHECACHE中中若在，则若在，则“命中命中”当当CACHECACHE：32k32k时，命中率时，命中率86%, 86%, 当为当为64k64k时，命中率时，命中率92%92%14四、存储器的工作时序四、存储器的工作时序图图5-95-9地址地址 A AD DC Ct tRC RC 读出周期读出周期t tA A 读取时间读取时间 t tARARB Bt tCXCXCS数据输出数据输出读周期读周期读恢复读恢复时间时间片选到输出片选到输出有效有效CPU送出送出地址地址CPU送送出片出片选

14、选存存储器储器输出输出数据数据tCO15n存储器和存储器和CPUCPU连接时的要求：连接时的要求：nCPUCPU的读周期的读周期 T TA A。从。从CPUCPU送出的地址信号有送出的地址信号有效到效到CPUCPU要求的数据在总线上稳定的时间间隔要求的数据在总线上稳定的时间间隔 T TA A。n从片选信号有效到从片选信号有效到CPUCPU要求的数据在总线上稳要求的数据在总线上稳定的时间间隔定的时间间隔 T TCOCO，否则外部电路须产生，否则外部电路须产生WAITWAIT信号，迫使信号，迫使CPUCPU插入插入T TW W周期来满足上述时周期来满足上述时间要求。间要求。165-3 5-3 只读

15、存储器只读存储器 ROMROM芯片系列：芯片系列：27642764、27162716、27322732、2712827128、2725627256 这一系列芯片的数据引脚都是这一系列芯片的数据引脚都是8 8根，只是地址引根，只是地址引脚和控制引脚不同脚和控制引脚不同 27162716：2k2k8 271288 27128：16k16k8 8例：例：27642764芯片，容量芯片，容量8k8k8 8，地址线：，地址线：A A1212A A0 0，数据，数据线线8 8根：根：D D7 7D D0 0 图图5-145-14读出：读出： ： 芯片使能芯片使能 ：输出允许，连到信号线：输出允许，连到信号

16、线RDRDCELOEL17编程编程 ：编程时电压输入：编程时电压输入 ：编程脉冲控制端：编程脉冲控制端VCCVCC、GND GND ：电源电压和地：电源电压和地ROMROM相对于相对于RAMRAM，少了，少了 ，多了，多了图图5-16 27645-16 2764与与CPUCPU的连接的连接5 PPVVPGMLW R5PPVVPGML185-4 CPU5-4 CPU与存储器的连接与存储器的连接连接时应考虑：连接时应考虑：nCPUCPU总线的负载能力总线的负载能力 数据缓冲器或总线驱动数据缓冲器或总线驱动器器nCPUCPU的时序与存储器存取时间的配合的时序与存储器存取时间的配合n存储器的地址分配和

17、片选存储器的地址分配和片选片内地址片内地址 CPUCPU的低位地址的低位地址片选信号片选信号 CPUCPU的高位地址的高位地址1.1.控制信号的连接控制信号的连接 19一、存储器的地址选择一、存储器的地址选择只有在只有在CSCS有效时，才可能对该芯片进行操作！有效时，才可能对该芯片进行操作！片内寻址片内寻址( (字选）字选） 低位低位ABAB连到芯片的地址线，地连到芯片的地址线，地址连续。址连续。片间寻址片间寻址( (片选片选) ) 高位高位ABAB经译码器或线性组合经译码器或线性组合后连到芯片的片选线后连到芯片的片选线20例例5-1 5-1 用两片用两片SRAM6264 SRAM6264 组

18、成组成16K16K* *8 8位的存储器系统位的存储器系统 图图5-195-19 6264 8K 6264 8K* *8 8 需两片需两片16K16K存储器系统所需地址线：存储器系统所需地址线：2 21414- A0-A13- A0-A13芯片地址线：芯片地址线： A0-A12A0-A12 A13A13 A12 A11A0 A12 A11A0 片选片选 字选字选 （连续地址）（连续地址）电路连接：电路连接：字选线、控制线、数据线并联字选线、控制线、数据线并联片选线接高位地址线片选线接高位地址线 图图5-19 5-19 后页后页1.1.线性选择（线选）线性选择（线选）21图5-19A12A12

19、| 6264 | 6264A0 1# D7A0 1# D7 | | D0 D0CSCSA12A12| 6264| 6264A0 2# D7A0 2# D7 | | D0 D0CSCSA13A13M/IOM/IOABABDBDB22各芯片地址范围：各芯片地址范围： A13A12 | A11A10 A9A8| A7A6A5A4| A3A2A1A01# 00 0000 0000 0000 . 01 1111 1111 1111 0000H1FFFH2# 10 0000 0000 0000 . 11 1111 1111 1111 20003FFFH23特点：特点：n接线简单接线简单nA19-A14A1

20、9-A14没接，可随意，没接，可随意，地址重叠地址重叠nA19-A13A19-A13其中可接任一根到片选线，若其中可接任一根到片选线，若A14A14接到片接到片选，选，地址不连续地址不连续。 基本地址：基本地址：0000H-1FFFH0000H-1FFFH，4000H-5FFFH(4000H-5FFFH(其余高其余高位地址线设为位地址线设为0 0）n若若 2 2根高位地址线作片选，任意时刻只能有一根高位地址线作片选，任意时刻只能有一根为低电平。若根为低电平。若A13A13、A14A14分别接一个芯片，地址？分别接一个芯片，地址？242. 2. 全译码全译码对全部地址总线进行译码。对全部地址总线

21、进行译码。1616根地址线可寻址根地址线可寻址64K64K个个字节单元字节单元例例 用用62646264组成组成64K64K8 8的存储器系统的存储器系统需芯片数需芯片数 64K/8K=864K/8K=8片片88根片选线根片选线除除A0-A12A0-A12外，外，A13-A15A13-A15作片选作片选加加3 3：8 8译码器译码器地址范围：地址范围：1# 0000H-1FFFH 2# 2000H-3FFFH1# 0000H-1FFFH 2# 2000H-3FFFH 3# 4000H-5FFFH 4# 6000H-7FFFH 3# 4000H-5FFFH 4# 6000H-7FFFH .8#

22、E000H-FFFFH.8# E000H-FFFFH2574LS13874LS138地址译码器地址译码器C B A-C B A-译码输入，译码输入，Y Y0 0YY7 7- - 译码输出译码输出 G G1 1G G2A2AG G2B2B- -控制端控制端74LS13874LS138VccY0Y1Y2Y3Y4Y5Y6Y7G G1 1G G2A2AG G2B2BCBAGND 控控制制端端输输入入端端译译码码输输出出26真值表真值表G1 G2AG2BCBA输出输出1 0 0000Y0=0，其余为，其余为1001Y1=0，其余为，其余为1010Y2=0，其余为，其余为1011Y3=0，其余为，其余为1

23、100Y4=0，其余为，其余为1101Y5=0，其余为，其余为1110Y6=0，其余为，其余为1111Y7=0，其余为，其余为1每一根每一根Yi接一块芯片接一块芯片27283.3.部分译码部分译码n将高位地址线中的几位经过译码后（不是全部高将高位地址线中的几位经过译码后（不是全部高位地址线）作为片选控制。位地址线）作为片选控制。n例例5.3 2K5.3 2K8 8的芯片组成的芯片组成8K8K8 8的系统的系统n芯片数芯片数 4 4 n字选线字选线 A A0 0A A1010n片选线片选线 若用若用A A1111 A A1313译码译码 Y Y0 0Y Y3 3作为片选作为片选 地址地址 若用若

24、用A A1111 A A1313译码译码 Y Y4 4Y Y7 7作为片选作为片选 地址地址293.3.部分译码部分译码 例：例：6116(2K6116(2K* *8)8)芯片芯片8k8k* *8 8存储系统存储系统 D7 D0CEOEA10 A0A10 A0A10 A0D7 D0G1G2BC BAM/IOA19A17A16A15A14G2AY0Y1Y2Y3Y4Y5Y6Y7CECEOEOE74LS38CEOEA10 A0D7 D0D7 D0WEWEWEWE4#61163#2#1#WRRDA10 A0D7 D030数据线数据线：若若CPUCPU为为80888088，数据线，数据线8 8位，各芯片

25、数据线并联位，各芯片数据线并联 8 8位位DBDB；若若CPUCPU为为80868086，数据线，数据线1616位位，奇偶存储体奇偶存储体由由A0A0和和BHEBHE选择哪个存储体选择哪个存储体位扩展：位扩展： 2k2k* *4 2k4 2k* *8 8 两片同一片选线两片同一片选线 2k 2k* *4 4字扩展：字扩展： 2k2k* *8 4k8 4k* *8 8 两片不同片选线两片不同片选线 2k 2k* *8 8控制线控制线：各芯片控制线并联，：各芯片控制线并联， 若为最小模式注意若为最小模式注意M/IOM/IO应为高电平应为高电平二、存储器数据线与控制线的连接二、存储器数据线与控制线的连接3132例例5-4 5-4 用用62646264、27322732、译码器组成、译码器组成8K8K字字ROMROM和和8K8K字字RAMRAM。最小模式。最小模式 6264 8K A0-A12 6264 8K A0-A12 需需2 2片片 2732 4K A0-A11 2732 4K A0-A11 需需4 4片片 奇偶存储体：奇偶存储体： 字选线为字选线为 ABAB的的 A1A1A12 A12 27322732的的A0-A11A0-A11 A1A1A13 A13 6264 6264的的A0-A12A0-A12 用用A0A0、BHEBHE区别奇偶存储体区别奇偶存储体 6264