综合数字计时器

1、电子设计自动化大作业班级：电信1102班姓名：2014年10月目 录1 设计要求12 系统分析13 模块设计24系统仿真55 设计小结及课程体会101 设计要求设计综合数字计时器，时钟基准频率为1MHZ，要求实现00分00秒到23分59秒的时间计数。基本设计要求：1. 设置使能控制信号en，当en=0正常工作，en=1计时停止；2. 设置系统的清零开关clr，当clr=0正常工作，clr=1计数全部清零；3. 利用MAX+PLUS软件模拟各计数器的工作情况。提高部分要求：1. 将计数器的计数范围由分、秒计时扩展到时、分、秒计时；2. 提供整点提示功能，当时计数到达每个整点，系统可自动提示；3.

2、 在计数范围内任意预置时间，实现时钟定时提醒的功能；2 系统分析 2.1系统设计原理数字计时电路的基本结构由两个60进制计数和一个24进制计数器组成，分别对秒、分进行计时，当计时到23时59分59秒时，再来一个计数脉冲，则计数器清零，重新开始计时。秒计数器的技术时钟CLK为1MHZ的标准信号。当计时器处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分、秒得计时结果通过4个数码管来动态显示。当数字闹钟处于计时状态时，2个计数器允许计数，且秒、分计数器的计数时钟信号分别为CLK，秒的进位；当计时器处于定时报警状态时，可以设定分；当计时到所设定的时刻时，驱动扬声器，持续18秒。 2.

3、2系统设计方案方案一：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：是采用6进制和10进制的组合。方案二：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器和整点报时构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟和秒均60进制。根据题目设计要求，采用自顶向下的设计方法，系统的整体组装设计原理图如图所示，整个系统设计划分成五大模块：分

4、频模块、计时模块、整点报警模块和七段译码模块。终上所述，考虑到设计时的简单性，故选择了方案二。3 模块设计 3.1脉冲发生电路 脉冲发生电路是为计时器提供计数脉冲的，因为设计的是计时器，所以需要产生1MHz的脉冲信号。这里采用NE555集成电路和分频器CD4040构成。555定时器不仅体积小，而且用它来构成多谐振荡器，波形稳定，上升沿和下降沿小，振幅大，占空比可调，因此越来越广泛地被用作振荡器。 3.2计时电路 单片机采用内部有8KB的flashROM与80C51完全兼容的AT89S52单片机，扩展4位共阳极LED数码显示器，采用动态显示方式，显示段码由P0口提供，位码由P2.4-2.7提供，

5、扩展2个独立式按键用于时间的设定及调整。3.3显示控制电路根据CD4511的逻辑功能表可知，当输入均为1而LE输入为0时其7个输出端分别输出一定的信号。只需将这些信号接入双字共阴显示器相对应的引脚即可使其显示我们所需要的数字。然而实际上我们需要在每个CD4511的输出端和数码管相应的输入端之间接入一个阻值为330的电阻以防电流过大使数码管烧毁。由于电路的显示部分不会出现小数，故双字共阴显示器的小数点引脚悬空。 3.4停止控制电路触发器的输出端输出低电平，使74LS192处于保持状态。这样就实现了转换并停止的控制电路。 3.5清零电路清零电路为了考虑到防抖动，因此在这里也采用触发器来实现。电路如

6、图所示，正常状态下，开关打在高电平，电路正常工作。当需要清零时，打到低电平位置，Q端输出低电平，根据计时器电路图，可以分析出秒和分的十位得以清零。Q输出高电平，直接输出到CD4518的Cr端。根据CD4518的功能表当Cr端为高电平时，进行清零。3.6整点报警电路 电路每分钟进行一次报时，实际上，需要在某一时刻报时，就将该时刻输出为“1”的信号作为触发信号，选通报时脉冲信号，进行报时即可。 4系统仿真 4.1分频模块 分频模块的功能是产生标准的脉冲信号和提供功能扩展电路所需要的信号。将系统提供的1MHZ的时基信号进行分频，产生1MHZ的时钟激励信号，实现对计数模块的驱动。 LIBRARY IE

7、EE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_ARITH.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY clk_div1024 IS PORT ( CLK : IN STD_LOGIC ; CLK_DIV: OUT STD_LOGIC ); END clk_div1024; ARCHITECTURE rtl OF clk_div1024 IS SIGNAL COUNT: INTEGER RANGE 0 TO 511; SIGNAL CLK_TEMP: STD_LOGIC; SIGNAL

8、 CNT :INTEGER RANGE 0 TO 511; BEGIN PROCESS( CLK ) BEGIN IF CLKEVENT AND CLK=1 THEN IF CNT=511 THEN CNT= 0; CLK_TEMP= NOT CLK_TEMP; ELSE CNT= CNT+1; END IF; END IF; END PROCESS ; CLK_DIV= CLK_TEMP; END rtl;1M分频模块仿真波形图：4.2计时模块 本模块包含了秒计数模块，分计数模块，小时计数模块，主要用来实现时分秒的设定和产生时间信号。其中RD信号为清零信号，高电平有效。 LIBRARY IE

9、EE ;USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ;ENTITY second ISPORT (CLK ,RD : IN STD_LOGIC ; SEC1,SEC0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; CO: OUT STD_LOGIC );END second;ARCHITECTURE miao_arc OF second ISBEGINPROCESS( CLK ,RD)VARIABLE cnt1: STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE

10、cnt0: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN IF RD=1 THEN cnt1:=0000; cnt0:=0000; ELSIF CLKEVENT AND CLK=1 THEN IF cnt1=0101AND cnt0=1000 THEN CO=1; cnt0:=1001; ELSIF cnt01001 THEN cnt0:=cnt0+1; ELSE cnt0:=0000; IF cnt10101 THEN cnt1:=cnt1+1; ELSE cnt1:=0000; CO=0; END IF; END IF;END IF;SEC1=cnt1;SEC0QQ

11、QQQQQQQQQ=0000000;END CASE ;END PROCESS ;END dispa_arc;显示控制仿真波形图： 4.4使能仿真当使能信号由1变为0时，停止计时，并保持结果不变，当使能信号由0变为1时，恢复计时。4.5清零仿真当清零信号由1变为0时，各位均变为0。4.6整点报警模块如果当前时间中秒的计时为零，说明整点到来，计时器报警。LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY alert ISPORT (m1 ,m0,s1,s0: IN STD_LOGIC_VECTOR(3 DOWNTO 0); CLK : IN ST

12、D_LOGIC ; Q: OUT STD_LOGIC );END alert;ARCHITECTURe sst_arc OF alert ISBEGINPROCESS( CLK ) BEGINIF CLKEVENT AND CLK=1 THEN IF m1 =0000 AND m0=0000 AND s1=0000 AND s0=0000 THEN Q=1; ELSE Q=0;END IF; END IF;END PROCESS ;END sst_arc;整点报警仿真波形图：此处定时为18秒，如图speak在18秒结束后被置高。5 设计小结及课程体会 通过此次设计，使我更加扎实的掌握了有关ED

13、A方面的知识，在设计过程中虽然遇到了一些问题，但经过一次又一次的思考，一遍又一遍的检查终于找出了原因所在，也暴露出了前期我在这方面的知识欠缺和经验不足。实践出真知，通过亲自动手制作，使我们掌握的知识不再是纸上谈兵。过而能改，善莫大焉。在设计过程中，我们不断发现错误，不断改正，不断领悟，不断获取。最终的仿真环节，本身就是在践行“过而能改，善莫大焉”的知行观。 回顾起此次设计，至今我仍感慨颇多，从理论到实践，在这段日子里，是苦多于甜，但是可以学到很多很多的东西，同时不仅可以巩固了以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。通过这次设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，