数字电子技术--刘汉华第4章组合逻辑电路

1、 数字系统数字系统组合逻辑电路组合逻辑电路时序逻辑电路时序逻辑电路任意时刻的输出仅仅取决于该时的任意时刻的输出仅仅取决于该时的输入，与电路原来的状态无关。输入，与电路原来的状态无关。任意时刻的输出不仅与该时的输入任意时刻的输出不仅与该时的输入有关，还与电路原来的状态有关。有关，还与电路原来的状态有关。 a 任意时刻的输出仅仅取决于该时的输入，与电路任意时刻的输出仅仅取决于该时的输入，与电路原来的状态无关。原来的状态无关。例如对于右图所示电路例如对于右图所示电路其输出端的逻辑式为其输出端的逻辑式为abybabay21输出和输入的输出和输入的真值表如表真值表如表4.1所示所示 此电路为半加器，当输

2、入端的值一定时，输此电路为半加器，当输入端的值一定时，输出的取值也随之确定，与电路的过去状态无出的取值也随之确定，与电路的过去状态无关，无存储单元，属于组合逻辑电路。关，无存储单元，属于组合逻辑电路。bbaababbaab a又如又如p161图图4.1.1所示电路所示电路其输出端的逻辑式为其输出端的逻辑式为输出和输入的真值表如输出和输入的真值表如表表4.1所示所示 此电路为全加器，当输入此电路为全加器，当输入端的值一定时，输出的取端的值一定时，输出的取值也随之确定，与电路的值也随之确定，与电路的过去状态无关，无存储单过去状态无关，无存储单元，属于组合逻辑电路。元，属于组合逻辑电路。ciba)(

3、abbaciba)( 逻辑功能的描述可以用逻辑函数、逻辑图及真值逻辑功能的描述可以用逻辑函数、逻辑图及真值表来实现。由于逻辑图不够直观，一般需要将其转换表来实现。由于逻辑图不够直观，一般需要将其转换成逻辑函数或真值表的形式。成逻辑函数或真值表的形式。 对于任何一个多输入、多输出的组合逻辑电路来讲，对于任何一个多输入、多输出的组合逻辑电路来讲，都可以用都可以用4.1.2所示框图来表示。所示框图来表示。其中：其中：a1、 a2 an表示输入变量，表示输入变量，y1、y2 ym表示输入变量表示输入变量，其输出输入的逻辑关系可表述为其输出输入的逻辑关系可表述为)()()(2121222111nmmnn

4、aaafyaaafyaaafy、 从电路结构上看，信号的流向是单向性的，没有从电路结构上看，信号的流向是单向性的，没有从输出端到输入端的反馈。电路的基本组成单元是逻从输出端到输入端的反馈。电路的基本组成单元是逻辑门电路，不含记忆元件。但由于门电路有延时，故辑门电路，不含记忆元件。但由于门电路有延时，故组合逻辑电路也有延迟时间。组合逻辑电路也有延迟时间。)(afy 写成向量矩阵形式为写成向量矩阵形式为 组合逻辑电路分析就是给定某逻辑电路，分析其组合逻辑电路分析就是给定某逻辑电路，分析其逻辑功能。逻辑功能。分析的分析的步骤步骤为为：逻辑图逻辑式(化简、变换)真值表逻辑功能。a. 由所给电路写出输出

5、端的逻辑式；由所给电路写出输出端的逻辑式；b.将所得的逻辑式进行化简；将所得的逻辑式进行化简；d. 由真值表分析电路的逻辑功能，即是做什由真值表分析电路的逻辑功能，即是做什么用的。么用的。c. 由化简后的逻辑式写出输出输入的真值表；由化简后的逻辑式写出输出输入的真值表；即：即：例例4.2.1 分析图分析图 4.2.1所示逻辑电路的逻辑功能所示逻辑电路的逻辑功能 p162。解：解：a.由图可得由图可得)(abd)()(cdabd)(cdb.化简：化简：c.由上述最简逻辑式由上述最简逻辑式可得输出输入的真值可得输出输入的真值表如表表如表4.2.1所示所示d.由真值表分析逻辑功能：由表知，当由真值表

6、分析逻辑功能：由表知，当dcba表示的二表示的二进制数在进制数在0,5时，时，y0为为1；当；当dcba在在6,10时，时，y1为为1；当在当在11,16时，时，y2为为1。因此，。因此，此电路可用来判别输入的此电路可用来判别输入的4位二进制数数值的范围位二进制数数值的范围例例4.2.1 分析图分析图 4.2.1所示逻辑电路的逻辑功能。所示逻辑电路的逻辑功能。解：解：a.由图可得由图可得)()()( abccabcbabcay)(abcb)(abcc)(abc)(abcab.化简：化简：其卡诺图为其卡诺图为化简后化简后cbcabaycbcacbbacabacbacbaabccabcbabcaa

7、bccabcbabcay )()()()()()()(表表4.2.1c.由上述最简逻辑式可得输出输入的真值由上述最简逻辑式可得输出输入的真值表如表表如表4.2.1所示所示d.由真值表可知此电路为非一致电路，即由真值表可知此电路为非一致电路，即输入输入a、b、c取值不一样时输出为取值不一样时输出为1,否则否则为为0.其电路的特点是无反变量输入。其电路的特点是无反变量输入。练习：如图练习：如图4.2.3所示电路，分析其逻辑功能。所示电路，分析其逻辑功能。解：输出端的逻辑式为解：输出端的逻辑式为cbaabycbay)(21输出输入真值表如表输出输入真值表如表此逻辑电路此逻辑电路为全加器为全加器组合逻

8、辑电路的设计含义：组合逻辑电路的设计含义：最简标准：最简标准：一、一、 进行逻辑抽象进行逻辑抽象1. 分析事件的逻辑因果关系，确定输入变量和输出分析事件的逻辑因果关系，确定输入变量和输出 变量；变量；2.定义逻辑状态的含义，即逻辑状态的赋值；定义逻辑状态的含义，即逻辑状态的赋值；3.根据给定的逻辑因果关系列出逻辑真值表。根据给定的逻辑因果关系列出逻辑真值表。逻辑抽象的其步骤逻辑抽象的其步骤实际逻辑问题实际逻辑问题实现这一逻辑功能的实现这一逻辑功能的最简单最简单逻辑电路。逻辑电路。指实现的电路所用的器件数最少、器件指实现的电路所用的器件数最少、器件的种类最少、器件之间的连线也最少。的种类最少、器

9、件之间的连线也最少。根据对电路的具体要求和实际器件的资源情况而定。根据对电路的具体要求和实际器件的资源情况而定。如与非与非式，或非或非式等。如与非与非式，或非或非式等。由得到的真值表写出输出变量的逻辑函数式。由得到的真值表写出输出变量的逻辑函数式。组合逻辑电路的设计过程也可用图组合逻辑电路的设计过程也可用图4.2.4的框图来表示的框图来表示下面举几个例子说明逻辑电路的设计过程下面举几个例子说明逻辑电路的设计过程例：例：交通灯监视电路：（要求用与非门单元电路实现）交通灯监视电路：（要求用与非门单元电路实现）解：解： (1) 逻辑抽象：灯亮为逻辑抽象：灯亮为1、不亮为、不亮为0， 报警为报警为1、

10、不报警为、不报警为0。(2) 列真值表列真值表(3)写出输出逻辑函数表达式：写出输出逻辑函数表达式：(4) 选定器件类型（题目要求与非门）：选定器件类型（题目要求与非门）：可选可选74ls00；74ls10等。等。ragraggraagrgarz(5)化简、变换逻辑函数表达式：化简、变换逻辑函数表达式：（6）画逻辑电路图 ：例例3.2.3设两个一位二进制数设两个一位二进制数a和和b，试设计判别器，若，试设计判别器，若ab,则输出则输出y为为1，否则输出，否则输出y为为0.解：解：1.由题意列出真值表为由题意列出真值表为2. 由真值表写出输出端的逻辑式由真值表写出输出端的逻辑式bay3. 画出逻

11、辑电路图，如图画出逻辑电路图，如图3.2.5所示所示解：根据题意列出真值表为解：根据题意列出真值表为由真值表写出输出函数式为由真值表写出输出函数式为)14,11,10, 9 , 8 , 2(),(2211imyxyxyi卡诺图为卡诺图为例例3.2.4 设设 x 和和y 是两个两位的二进制数，其中是两个两位的二进制数，其中 xx1 x2，yy1 y2，试设计一判别器，当，试设计一判别器，当x y 时，输出时，输出为为1； 否则为否则为0，试用与非门实现这个逻辑要求，试用与非门实现这个逻辑要求则化简后的逻辑函数为则化简后的逻辑函数为)()()(2122211122122111 yyxyxxyxyx

12、yyxxyxy逻辑电路为逻辑电路为1.试设计一逻辑电路供三人表决使用。每人有一电键，试设计一逻辑电路供三人表决使用。每人有一电键，如果他赞成，就按电键，表示为如果他赞成，就按电键，表示为1;如果不赞成，不按如果不赞成，不按电键，表示电键，表示0.表决结果用指示灯表示。若多数赞成，则表决结果用指示灯表示。若多数赞成，则指示灯亮，输出为指示灯亮，输出为1,否则不亮为否则不亮为0。2.某同学参加四门课程考试，规定某同学参加四门课程考试，规定(1)课程课程a及格得及格得1分，分，不及格为不及格为0分；分；(2)课程课程b及格得及格得2分，不及格为分，不及格为0分；分；（3)课程课程c及格得及格得4分，

13、不及格为分，不及格为0分；（分；（4)课程课程d及格及格为为5分，不及格为分，不及格为0分。若总得分大于分。若总得分大于8分（含分（含8分），分），则可结业。试用与非门实现上述逻辑要求。则可结业。试用与非门实现上述逻辑要求。3.设计一个一位二进制全减器：输入被减数为设计一个一位二进制全减器：输入被减数为a，减数，减数为为b，低位来的借位数为，低位来的借位数为c，全减差为，全减差为d，向高位的借，向高位的借位数为位数为ci.编码编码：为了区分一系列不同的事物，将其中的每个事：为了区分一系列不同的事物，将其中的每个事物用二值代码表示。如抢答器中，把先按键的选手号物用二值代码表示。如抢答器中，把先按

14、键的选手号编码显示在屏幕上。编码显示在屏幕上。编码器：编码器：把输入的每一个高低电平信号变成一个对应把输入的每一个高低电平信号变成一个对应的二进制代码。的二进制代码。编码器编码器先介绍普通编码器先介绍普通编码器二进制编码器二进制编码器普通编码器普通编码器优先权编码器优先权编码器二十进制编码器二十进制编码器理解电路功能，重点懂得应用理解电路功能，重点懂得应用i0i7为信号输入端，高为信号输入端，高电平有效；电平有效；y2y1y0为三为三位二进制代码输出端，位二进制代码输出端，由于输入端为由于输入端为8个，输出个，输出端为端为3个，故也叫做个，故也叫做 如如3位二进制普通编码器，也称为位二进制普通

15、编码器，也称为8线线3线编码线编码器，其框图如图器，其框图如图4.3.1所示所示其输出输入的真值表为其输出输入的真值表为753107632176542iiiiyiiiiyiiiiy利用无关项化简得利用无关项化简得到到其输出端逻辑式其输出端逻辑式为为其逻辑电路如图其逻辑电路如图4.3.2所示所示图图4.3.2 3位二进制编码器（位二进制编码器（8线线3线编码器）线编码器）753107632176542iiiiyiiiiyiiiiy普通编码器：要求输入信号只能一个有效普通编码器：要求输入信号只能一个有效优先编码器：输入可多个有效，但有优先级。对优先优先编码器：输入可多个有效，但有优先级。对优先权最

16、高的信号编码。权最高的信号编码。以以8线线3线优先编码器线优先编码器74hc148为例为例内部电路如书内部电路如书p170s7isi745672)(sisisisiy45672)(siiiiy整理整理分析：输出逻辑式分析：输出逻辑式si48线线-3线优先编码器线优先编码器74hc148 （设（设i7优先权最高，优先权最高，i0优先权最低）其真值表如表所示优先权最低）其真值表如表所示进一步分析进一步分析6421643567054234567145672)()()(siiiiiiiiiiysiiiiiiiiysiiiiy其中其中s为选通输入端，当为选通输入端，当s0时，时，s 1时所有输出端时所有

17、输出端均被锁定在高电平，即均被锁定在高电平，即 i 7 i 011。当。当s1时，时，s 0，编码器正常工作。，编码器正常工作。0123456701234567)()(ssiiiiiiiiysiiiiiiiiyexs为了扩展电路的功能和使用的灵活性，在为了扩展电路的功能和使用的灵活性，在8线线3线优先线优先编码器编码器74hc148中附加了选通输出端中附加了选通输出端y s 和扩展端和扩展端 y ex，且由，且由p170图图4.3.3可知可知012345670123456701234567)()()(siiiiiiiissiiiiiiiiysiiiiiiiiyexs输出为输出为0时，电时，电路

18、工作无编码输路工作无编码输入入输出为输出为0时，电时，电路工作有编码输路工作有编码输入入从从74hc148的真值表可总结输出扩展端的功能如下的真值表可总结输出扩展端的功能如下syexy分析完优先编码器的功能后，重点在于如何应用。分析完优先编码器的功能后，重点在于如何应用。应用中，编码器的表示要明了应用中，编码器的表示要明了图图4.3.37i6i5i4i3i2i1i0iexy2y1y0y逻辑符号逻辑符号配合前面的输出函数式、真值表配合前面的输出函数式、真值表syexy功能表功能表先级最低；优依次下去，为最高，其次先级为输入端的优067,148ls74.1iii; 1, 1,1111.2012ex

19、syyyyys工作，此时输出端时，编码器不能当; 1, 0,111110. 301207exsyyyyyiis但为时，则输出端输入信号输入，即此时如果没有时，编码器可以工作。当., 0. 4是低电平以号，可以是高电平也可信比这个信号优先权低的平，的输入信号必须为高电高但在比这个信号优先权码，优先级高得信号优先编则若几个信号同时输入，编码器有输入时，当s出。输出是以反码的形式输出为任意时，则输，如,0110,111012034567yyyiiiiii分析：分析： 74hc148的功能表的功能表例例3.3.1试用两片试用两片74hc148接成接成16线线4线优先编码器，线优先编码器，将将a 0 a

20、 15 16 个低电平输入信号编为个低电平输入信号编为00001111 16个个4位二进制代码，其中位二进制代码，其中a 15的优先权最高，的优先权最高， a 0的优先的优先权最低权最低题目要求的题目要求的“16线线4线优先编码器线优先编码器”功能表功能表 对比后修改功能表对比后修改功能表 (编码输出y3y2y1y0与题目要求反相)syexy（1）（2）a 15a 8a 7a 0解：解：由于由于74hc148输出端只有输出端只有3个，要想根据要求输出为个，要想根据要求输出为4线，必须借用第一片的扩展端线，必须借用第一片的扩展端y ex。由于。由于有输入时，有输入时，y ex0，无输入时，无输入

21、时y ex1，故加反相器可作输出四位，故加反相器可作输出四位二进制数码的最高位。二进制数码的最高位。由于由于74hc148禁止工作或允许工作而无输入信号时，禁止工作或允许工作而无输入信号时，输出端的状态为输出端的状态为111,故输出四位二进制代码的低三位故输出四位二进制代码的低三位可由两片输出端与非构成。可由两片输出端与非构成。syexy（1）（2）a 15a 8a 7a 0其逻辑接线图如图其逻辑接线图如图4.3.4所示。所示。优先级优先级三、三、 二十进制优先编码器二十进制优先编码器74ls147 即将十个信号编成即将十个信号编成10个个bcd代码。其内部逻辑图代码。其内部逻辑图见书见书p1

22、73图图4.3.5所示。其逻辑符号如图所示。其逻辑符号如图4.3.5所示所示其中：其中：i 9 i 0为为10个输入信号，个输入信号， i 9的优先权最高，的优先权最高， i 0的优先的优先权最低；权最低； y 3 y 0为四位二进制为四位二进制bcd码的输出端码的输出端其功能表为其功能表为注：注：1. 当当i 0有输入有输入信号，其他输出为信号，其他输出为高电平，输出高电平，输出y 3 y 2 y 1 y 01111；2. 输出代码为对应二进制输出代码为对应二进制bcd码的反码，如码的反码，如i 60时，时，输出为输出为y 3 y 2 y 1 y 01001 ，为，为0110的反码的反码 译

23、码器就是将每个输入的二进制代码译成对应的译码器就是将每个输入的二进制代码译成对应的输出高、低电平信号，和编码器逆过程。常用的译码输出高、低电平信号，和编码器逆过程。常用的译码器分为二进制译码器、二十进制译码器和显示译码器分为二进制译码器、二十进制译码器和显示译码器。器。 即将即将n位二进制代码译位二进制代码译成成2n个高低电平信号，称为个高低电平信号，称为n线线 2n线译码器。如线译码器。如n3,则可译则可译2n8个高低电平信个高低电平信号，称为号，称为3线线8线译码器。线译码器。图图3.3.6为为3线线8线译码器的框图。其中：线译码器的框图。其中： a2a0为二为二进制代码输入端；进制代码输

24、入端； y7y0为信号输出端为信号输出端图图4.3.6 3线线8线译码器的框图线译码器的框图其真值表如表其真值表如表各输出端逻辑式为各输出端逻辑式为01200aaamy01211aaamy01222aaamy01233aaamy01244aaamy01255aaamy01266aaamy01277aaamy称为最小项译码器称为最小项译码器 上述最小项上述最小项3线线8线译码器由二极线译码器由二极管与门阵列构成的电管与门阵列构成的电路如图路如图4.3.7所示所示 设设vcc5v，输入，输入信号的高低电平为信号的高低电平为3v和和0v，二极管导通压，二极管导通压降为降为0.7v图图4.3.7二极管

25、与门阵列构成的二极管与门阵列构成的3线线8线译码器线译码器则当则当a2a1a0=010时，时，则只有则只有y21二极管构成的译二极管构成的译码器优点是电路比较码器优点是电路比较简单。缺点是电路的简单。缺点是电路的输入电阻低输出电阻输入电阻低输出电阻高。另外存在输出电高。另外存在输出电平移动问题。通常用平移动问题。通常用在中大规模的集成电在中大规模的集成电路中。路中。图图4.3.7二极管与门阵列构成的二极管与门阵列构成的3线线8线译码器线译码器二进制数码由二进制数码由a2 a0输输入，输出为低电平有效，入，输出为低电平有效，输出端的逻辑式可以写输出端的逻辑式可以写成成*增加了附加控制端，增加了附

26、加控制端，控制端的逻辑式为控制端的逻辑式为 74hc138是由是由cmos门构成的门构成的3线线8线译码器，线译码器，其逻辑图如图其逻辑图如图4.3.8所示所示图图4.3.8附加控附加控制端制端输出端低输出端低电平有效电平有效输入端输入端123ssss )(iismy图图4.3.9为为74hc138的逻的逻辑符号辑符号图图4.3.9 74hc138的逻辑符号的逻辑符号32ss01234567yyyyyyyy其逻辑功能表为其逻辑功能表为32ss01234567yyyyyyyy a.当附加控制端当附加控制端s10或或s 2 s 3=1时，译码器被时，译码器被禁止工作，输出端状态全部为高电平；禁止工

27、作，输出端状态全部为高电平；32ss01234567yyyyyyyyb. 当当s11，s 2 s 30时，译码器处于工作状态；时，译码器处于工作状态；c. 当译码器工作时，输出端的逻辑式为当译码器工作时，输出端的逻辑式为y i= m i , 输出端输出端状态为输入的三变量最小项取反的形式，故这种译码器状态为输入的三变量最小项取反的形式，故这种译码器也叫最小项译码器。也叫最小项译码器。32ss01234567yyyyyyyy32ss01234567yyyyyyyyd. 此译码器也可以作为数据分配器（多路输出器），当此译码器也可以作为数据分配器（多路输出器），当s 2 s 30时，数据可由时，数据

28、可由s1端输入，具体从哪个输出端输出要由端输入，具体从哪个输出端输出要由a2a1a0决定，故决定，故s1端称为数据输入端，端称为数据输入端， a2a1a0称为地址输入端。如当称为地址输入端。如当a2a1a0 =101时，其他端输出为高电平，只有时，其他端输出为高电平，只有y 5=（s m 5） = s 简化的功能表简化的功能表分析方法分析方法1：从真值表分析：从真值表分析例例3.3.2 试用两片试用两片3线线8线译码器线译码器74hc138组成组成4线线16线译码器，将输出的线译码器，将输出的4位二进制代码位二进制代码d3 d2 d1 d0译成译成16个独立的低电平信号个独立的低电平信号z 0

29、 z 15891415zzzz01234567zzzzzzzz实现的电路如图实现的电路如图4.3.10所示所示图图4.3.10d3=0（1）片工作，）片工作，（2）片不工作）片不工作d3=1（1）片不）片不工作，（工作，（2）片工）片工作作z i = m i分析方法分析方法2：根据逻辑函数式分析：根据逻辑函数式分析123ssss )(iismy用两片用两片138，令：，令：70;)(28ismyziii70;)(1ismyziii332dss令第一片令第一片138：31ds 令第二片令第二片138：11s3ds 则：则：032 ssds 则：则： 二十进制译码器就二十进制译码器就是将是将10个

30、个bcd代码译成代码译成10个高低电平的输出信号，个高低电平的输出信号，bcd码以外的伪码码以外的伪码（10101111），输出均），输出均无低电平信号产生。无低电平信号产生。 74hc42即为二十即为二十进制的译码器，其内部进制的译码器，其内部逻辑图如图逻辑图如图4.3.11所示，所示，图图4.3.11其输出端逻辑式为其输出端逻辑式为)90(imyii即用七段字符显示即用七段字符显示09个十进制数码个十进制数码 图图4.3.15为半导体数码管为半导体数码管bs201a（共阴极）的外（共阴极）的外形示意图及内部等效电路形示意图及内部等效电路图图4.3.15半导体数码管半导体数码管液晶显示器液晶

31、显示器(1) 每段都是一个发光二极管（每段都是一个发光二极管（led），材料不同，），材料不同，波长不同，的颜色也就不同。波长不同，的颜色也就不同。(2) 半导体数码管半导体数码管(3) 优点：工作电压低，体积小、寿命长、可靠性高、优点：工作电压低，体积小、寿命长、可靠性高、响应时间短、亮度高等。响应时间短、亮度高等。缺点：工作电流大（缺点：工作电流大（10ma）。）。共阴极，高电平有效。共阴极，高电平有效。共阳极，低电平有效。共阳极，低电平有效。优点：功耗极低，工作电压也低优点：功耗极低，工作电压也低缺点：亮度很差，响应速度较低缺点：亮度很差，响应速度较低数码管显示需要驱动电路，译码器就是其

32、中一种驱动数码管显示需要驱动电路，译码器就是其中一种驱动电路。可以是电路。可以是ttl电路或者电路或者cmos电路，作用是将电路，作用是将bcd代码转换成数码管所需要的驱动信号代码转换成数码管所需要的驱动信号共阴极数码管共阴极数码管bs201a则当某段加高电平时，则点亮，加低电平时，熄灭。则当某段加高电平时，则点亮，加低电平时，熄灭。如果显示某一数字如如果显示某一数字如“3”，则，则abcdg11111，fe00。故共阴极的数码管外加高电平点亮某段，而共阳极的故共阴极的数码管外加高电平点亮某段，而共阳极的数码管当某段加低电平时点亮。数码管当某段加低电平时点亮。下表为下表为bcd七段显示译码器的

33、真值表（驱动共阴极七段显示译码器的真值表（驱动共阴极数码管）数码管）从真值表画出从真值表画出ya yg的卡诺图，圈的卡诺图，圈“0”然后求反可得然后求反可得各输出端的逻辑式各输出端的逻辑式各输出端的逻辑式为各输出端的逻辑式为)()()()()()()(0121230112023012012012012012230120121302130123aaaaaayaaaaaaayaaayaaaaaaaaayaaaaayaaaaaaaayaaaaaaaaygfedcbabcd七段显示译码器，不是最小项译码器，它七段显示译码器，不是最小项译码器，它是将是将4位位bcd码译成码译成7个代码，广义上也是译码器

34、，其个代码，广义上也是译码器，其输入为输入为4位位bcd码，输出为码，输出为7个控制数码管各段的高低个控制数码管各段的高低电平。电平。图图4.3.16 7448是就是按照上是就是按照上面的逻辑式设计，并添面的逻辑式设计，并添加一些附加控制端和输加一些附加控制端和输出端，集成的出端，集成的bcd七七段显示译码器，可以驱段显示译码器，可以驱动共阴极数码管。其逻动共阴极数码管。其逻辑图如图辑图如图4.3.16所示所示 逻逻辑辑符符号号其中各管脚的用途如下：其中各管脚的用途如下：:四位四位bcd码的输入端码的输入端：驱动数码管七段字符的：驱动数码管七段字符的7个输出端个输出端：当当lt 0 时，时，y

35、a yg全部置为全部置为1，使得数码管显示，使得数码管显示“8”当当a3 a2 a1a0 0000时，若时，若rbi 0，则，则ya yg全部置为全部置为0，灭灯，该显，灭灯，该显示的示的“0”不显示。不显示。：当做为输入端时，若当做为输入端时，若bi /rbo 0，无论输入，无论输入a3 a2a1a0为何种状态，无论为何种状态，无论输入状态是什么，数码管熄灭，称灭灯输入控制端输入状态是什么，数码管熄灭，称灭灯输入控制端而当而当做为输出端时，只有做为输出端时，只有当当a3 a2a1a00000，且灭零输入信，且灭零输入信号号rbi 0时，时，bi /rbo 0， 故故称灭零输出端。称灭零输出端

36、。因此当因此当bi /rbo 输出为低电平时，输出为低电平时，表示译码器表示译码器7448驱动共阴极半导体数码管驱动共阴极半导体数码管bs201a的工作电路。的工作电路。利用利用rbi 和和rbo 的配合，实现多位显示系统的灭零控制，的配合，实现多位显示系统的灭零控制，图图4.3.19为有灭零控制的为有灭零控制的8位数码显示系统，位数码显示系统，如如5.25.2不会显示不会显示为为005.2000005.2000。rbo rbirbirborbo rbi图图4.3.19 有灭零控制的有灭零控制的8位数码显示系统位数码显示系统 由于译码器的输出为最小项取反，而逻辑函数可以由于译码器的输出为最小项

37、取反，而逻辑函数可以写成最小项之和的形式，故可以利用附加的门电路和译写成最小项之和的形式，故可以利用附加的门电路和译码器实现逻辑函数。码器实现逻辑函数。例例4.3.1 利用利用74hc138设计一个多输出的组合逻辑电路，设计一个多输出的组合逻辑电路，输出逻辑函数式为：输出逻辑函数式为：abccbcbazcbabazcbabczcbabcacaz4321解：先将要输出的逻辑函数化成最小项之和的形式，即解：先将要输出的逻辑函数化成最小项之和的形式，即742045323731265431mmmmabccbcbazmmmcbabazmmmcbabczmmmmcbabcacaz将要实现的输出逻辑函数的最

38、小项之和的形式两次取将要实现的输出逻辑函数的最小项之和的形式两次取反，即反，即)()()()()()()()(74207420453253237317312654365431 mmmmmmmmzmmmmmmzmmmmmmzmmmmmmmmz由于由于74hc138的输出为的输出为)70(),(012imaaayii则用则用74hc138实现的电路如图实现的电路如图4.3.12所示所示)()()()()()()()()()()()(7420742074204532532532373173173126543654365431 yyyymmmmmmmmzyyymmmmmmzyyymmmmmmzyyyy

39、mmmmmmmmz图图4.3.12例例4.3.2 试利用试利用3线线8线译码器线译码器74hc138及与非门实现全及与非门实现全减器，设减器，设a为被减数，为被减数，b为减数，为减数，ci为低位的借位，为低位的借位，d为为差，差，co为向高位的借位。为向高位的借位。解：解： a.由题意得出输出、输入真值表由题意得出输出、输入真值表b. 将输出端逻辑式写成最小项之和将输出端逻辑式写成最小项之和的形式，并利用反演定律化成与非的形式，并利用反演定律化成与非与非式。与非式。)(74217421 mmmmmmmmd)(73217321 mmmmmmmmcoc.由由74hc138的输出可知的输出可知iim

40、y故：故：)()(74217421 yyyymmmmd)()(73217321 yyyymmmmcod. 其实现的电路图其实现的电路图例例4.3.3 由由3线线8线译码器线译码器74hc138所组成的电路如图所组成的电路如图4.3.14所示，试分析该电路的逻辑功能。所示，试分析该电路的逻辑功能。解：各输出端的逻辑式为解：各输出端的逻辑式为5432543254322)()(mmmmmmmmyyyyz 5454541)()(mmmmyyz 531053153100)()(mmmmmmmmyyyyzo 输出输入的真值表为输出输入的真值表为由真值表可以看出由真值表可以看出xx2x1x0作为输入作为输入

41、3为二进制数，为二进制数，zz2z1z0作为输出的作为输出的3位二进制位二进制数，当数，当x5时，时，z0;当当2x5时，时，zx2.5310054154322mmmmzmmzmmmmz 数据选择其就是在数据选择其就是在数字信号的传输过程中，数字信号的传输过程中，从一组数据中选出某一从一组数据中选出某一个来送到输出端，也叫个来送到输出端，也叫多路开关。多路开关。 现以双现以双4选选1数据选数据选择器择器74hc153为例说明为例说明数据选择器的工作原理数据选择器的工作原理图图4.3.20其中数据选择器的逻辑图形符号如图其中数据选择器的逻辑图形符号如图4.3.21所示，其中所示，其中之一的数据选

42、择器的逻辑图如图之一的数据选择器的逻辑图如图4.3.22所示所示图图4.3.21图图4.3.22分析一个数据选择器：分析一个数据选择器：数据输入端:1310dd选通地址输入端、:01aa：输出端1y附加控制端:1s011301120111011011dy0aadaadaadaas时，当其真值表如下表所示其真值表如下表所示101301120111011011saadaadaadaady输出端的逻辑式为输出端的逻辑式为4选选1数据选择器数据选择器74hc153的描述：的描述：101301120111011011saadaadaadaady输出端的逻辑式为输出端的逻辑式为逻辑符号逻辑符号功能表（真值

43、表）：功能表（真值表）：202301220121012021saadaadaadaady分析：分析：例例4.3.4试用双试用双4选选1数据选择器数据选择器74hc153组成组成8选选1数据数据选择器。选择器。令：令：21as 22as 21yyy解：解：例例4.3.4试用双试用双4选选1数据选择器数据选择器74hc153组成组成8选选1数据选数据选择器。择器。图图4.3.22输出端的逻辑式为输出端的逻辑式为7012601250120123012201210120012)()()()()()()()(daaadaaadaaadaaadaaadaaadaaadaaay 对于对于4选选1数据选数据选

44、择器，在择器，在s11时，输时，输出与输入的逻辑式为出与输入的逻辑式为 若将若将a1、a0作为两个输入变量，作为两个输入变量，d10d13为第三个为第三个变量的输入或其他形式，则可由变量的输入或其他形式，则可由4选选1数据选择器实现数据选择器实现3变量以下的组合逻辑函数。变量以下的组合逻辑函数。0113011201110110111dy1, 0aadaadaadaass时，当例例4.3.5 分别用分别用4选选1和和8选选1数据选择器实现逻辑函数数据选择器实现逻辑函数abccbacabay解：（解：（1）用四路数据选择器实现）用四路数据选择器实现 若将若将b、c作为地址输入线，作为地址输入线，a

45、或其他形式作为各或其他形式作为各数据的输入端，将所给的逻辑函数表示成最小项之和数据的输入端，将所给的逻辑函数表示成最小项之和地形式，即地形式，即bcacbacbacbbcacbacbacbaaabccbacbacabcbacbaabccbabbcaccbay1)()()(双双4选选1数据选择器数据选择器74hc153的一个的一个4选选1数据选择器的输数据选择器的输出端逻辑函数为出端逻辑函数为0113011201110110111dy1, 0aadaadaadaass时，当则和所给函数相比较得：则和所给函数相比较得：bcacbacbacby1a1=b，a0c，d101，d11d12d13a(2)

46、由由8选选1数据选择器实现数据选择器实现 先将所给逻辑函数写成先将所给逻辑函数写成最小项之和形式，即最小项之和形式，即得电路连线得电路连线abccabcbacbabcacbacbacbaabccbacbacabcbacbaabccbabbcaccbaabccbacabay11110001)()(8选选1数据选择器数据选择器74hc151的输出端逻辑式为的输出端逻辑式为7012601250120123012201210120012)()()()()()()()(daaadaaadaaadaaadaaadaaadaaadaaayabccabcbacbabcacbacbacbaabccbacabay

47、11110001故其外部接线图如图故其外部接线图如图4.3.24所示所示例例4.3.6试用双试用双4选选1数据选择器数据选择器74hc153构成全减器，设构成全减器，设a为被减数，为被减数，b为减数，为减数，ci为低位的借位，为低位的借位，d为差，为差，co为为向高位的借位。向高位的借位。解：全减器的真值表为解：全减器的真值表为输出端的逻辑式为输出端的逻辑式为iiiiiiiibcacbacbacbaabccbacbacbammmmd 7421iiiiiiiiobccbacbacbabcbcacbacbammmmc 107321比较后，令：比较后，令：1, 0,23222120121113100

48、1dadddaddaddcabaiiiiiiiiibcacbacbacbaabccbacbacbammmmd 7421iiiiiiiiobccbacbacbabcbcacbacbammmmc 10732101130112011101101dyaadaadaadaa则电路的连线图如图则电路的连线图如图4.3.25所示所示1, 0adddaddaddcabai 半加器是只考虑两个半加器是只考虑两个1 1位二进制数相加，不考虑位二进制数相加，不考虑低位的进位。低位的进位。其真值表为其真值表为输出端的逻辑式为输出端的逻辑式为abcobababas其逻辑电路及逻辑

49、符号如图其逻辑电路及逻辑符号如图4.3.26所示所示abcobababas图图4.3.26 半加器得逻辑电路及逻辑符号半加器得逻辑电路及逻辑符号逻辑电路逻辑电路逻辑符号逻辑符号 全加器除了加数和被加数外，全加器除了加数和被加数外，还要考虑低位的进位。其真值表还要考虑低位的进位。其真值表如左表如左表其输出端的逻辑式为其输出端的逻辑式为)()()(baciabicaicbbacocibaiabccibacibaicbas 由半加器组成的全加器的逻辑电路和逻辑符号如图由半加器组成的全加器的逻辑电路和逻辑符号如图4.3.27所所示示)(baciabcocibasabcobababas双全加器双全加器7

50、4ls183)()(icaicbbacoiabccibacibaicbas图图4.3.27 图图4.3.28所示电路为所示电路为4位全加器，由于低位的进位位全加器，由于低位的进位输出接到高位的进位输入，故为串行进位加法器。输出接到高位的进位输入，故为串行进位加法器。 两个多位二进制数相加，必须利用全加器，两个多位二进制数相加，必须利用全加器，1位二位二进制数相加用进制数相加用1个全加器，个全加器，n 位二进制数相加用位二进制数相加用n个全加个全加器。只要将低位的进位输出接到高位的进位输入器。只要将低位的进位输出接到高位的进位输入图图4.3.281110101011110110111 串行进位加

51、法器结构简单，但运算速度慢。应用在串行进位加法器结构简单，但运算速度慢。应用在对运算速度要求不高的场合。对运算速度要求不高的场合。t692就是这种串行进位加就是这种串行进位加法器。法器。iiiiiiiiiiiicibabacocibascoci)()()()()(1图图4.3.28输出逻辑式为输出逻辑式为 为了提高速度，若使进位信号不逐级传递，而是运为了提高速度，若使进位信号不逐级传递，而是运算开始时，即可得到各位的进位信号，采用这个原理算开始时，即可得到各位的进位信号，采用这个原理构成的加法器，就是超前进位（构成的加法器，就是超前进位（carry lookahead）加法器，也成快速进位（加

52、法器，也成快速进位（fast carry） 加法器。加法器。 由全加器真值表可知，由全加器真值表可知，高位的进位信号的产生是在高位的进位信号的产生是在两种情况下：两种情况下：在在ab1；在在ab1且且ci1。故。故向高位的进位信号为向高位的进位信号为iiiiiicibabaco)()(设设giaibi为进位生成函数，为进位生成函数，pi aibi为进位传递为进位传递函数，则上式可写成函数，则上式可写成iiiiiicibabaco)()(0021012121122211111)()()()()(cippppgppppgppgpgcipgppgpgcipgpgcipgcoiiiiiiiiiiiii

53、iiiiiiiiiiiiiiiiiiiicibas)(和为：和为：0021012121122211111)()()()()(cippppgppppgppgpgcipgppgpgcipgpgcipgcoiiiiiiiiiiiiiiiiiiiiiiiiiiiii001230123123233123233222332333333)(cippppgpppgppgpgcoppgpgcipgpgcopgcipgcoiiibagiiibap 74ls283就是采用这就是采用这种超前进位的原理构成的种超前进位的原理构成的4 位超前进位加法器，其位超前进位加法器，其内部电路如图内部电路如图4.3.29所示所示图

54、图4.3.290g1g2g3giiibagiiibap0p1p2p3p以以i0和和i1为例为例(a1+b1 ) (a0+b0 ) +(a0 b0 ) ci ) 10000000001)()()()()(cicocibabacibabay111111111)()()()(cibacibabas逻辑图形符号如图逻辑图形符号如图4.3.30所示。所示。a3a0为一个四位二进制数的输为一个四位二进制数的输入；入；b3b0为另一个二进制数的输入；为另一个二进制数的输入；ci为最低位的进位；为最低位的进位；co是最高位的进位；是最高位的进位；s3s0为各位相加后的和。为各位相加后的和。原理：原理： 如果能

55、将要产生的逻辑函数能化成输入变量与如果能将要产生的逻辑函数能化成输入变量与输入变量相加，或者输入变量与常量相加，则用加法输入变量相加，或者输入变量与常量相加，则用加法器实现这样逻辑功能的电路常常是比较简单。器实现这样逻辑功能的电路常常是比较简单。例例4.3.7 利用利用4位超前进位加法器位超前进位加法器74ls283器件组成的电器件组成的电路如图路如图4.3.31所示，试分析电路所能完成的逻辑功能。所示，试分析电路所能完成的逻辑功能。解：写出各输入端的逻辑式解：写出各输入端的逻辑式0bbbb,: )2(28374,: ) 1 (28374012307017127237347057167273两

56、片的ddaddaddaddalsddaddaddadals则当则当d70时，时，74ls283(1)：a30，a2d6，a1=d5， a0d4。74ls283(2)：a3d3，a2d2，a1=d1，a0d0， ci=0,做加法后和为做加法后和为 y7y0=0d6d0.aa0故此电路是一个带符号位的二进制求补码电路，故此电路是一个带符号位的二进制求补码电路，y7为为符号位，输入二进制数码为符号位，输入二进制数码为d6d0.aa1则当则当d71时，时，74ls283(1)：a31，a2d6 ，a1=d5 ，a0d4 ；74ls283(2)：a3d3 , a2d2 ，a1=d1 ，a0d0 ，ci=

57、1，做加法后和为，做加法后和为 y7y0=1d6 d0 +1例例4.3.8 将将bcd的的8421码转换为余码转换为余3码码解：其真值表如右表所示，则解：其真值表如右表所示，则00110123 dcbayyyy故实现的电路如图故实现的电路如图4.3.32所示所示图图4.3.32实现比较两个数值大小的逻辑电路即为比较器。实现比较两个数值大小的逻辑电路即为比较器。设有一位二进制数设有一位二进制数a和和b比较，则有三种可能结果比较，则有三种可能结果)(),10,(, 1) 1, 0(, 1)0, 1()()()(baybababaybabababaybabababababa或同为则则实现的电路如图实现的电路如图4.3.33所示所示图图4.3.33例如：比较两个例如：比较两个4为二进制数为二进制数a3 a2 a1 a0和和b3 b2 b1 b0，输出为输出为y（ab)、 y（a=b)和和y（ab)。则。则)()()()()()()()(babababababayyyyyy在比较