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文档简介

1、time simulationchapter 5 design simulation and hdldescribe for time delaydefine the time dimension and time precision timescale 100 ns/1 psdescribe the time delay for device assign #19 w1=(a&b); assign #41 f=(w1|w2|w3);module majority (a,b,c,f);input a,b,c;output f;wire w1,w2,w3;assign #19 w1=(a&b);

2、assign #19 w2=(b&c);assign #19 w3=(a&c);assign #40 f=(w1&w2&w3);endmoduledescribe for time delayassign #3 a1=a;assign #3 a2=a;assign #3 b1=b;assign #3 b2=b;assign #3 c1=c;assign #3 c2=c;assign #19 w1=(a1&b1);assign #19 w2=(b2&c1);assign #19 w3=(a2&c2);assign #40 f=(w1&w2&w3);endmodulemodule majority

3、 (a,b,c,f);input a,b,c;output f;wire w1,w2,w3,wire a1,a2,b1,b2,c1,c2;describe for time delaysimulation tool: modelsim file/new/projectname your project and its pathfile/new/source/verilogsave your design：name and pathcompile your designdesign/load designopen the simulation window：add wave *force -repeat 200 ns a 0 0 ns, 1 100 nsforce -repeat 400 ns b 0 0 ns, 1 200 nsforce -repeat 800 ns c 0 0

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