EDA第5章 时序电路Verilog设计-2014

1、第第5章章时序电路的时序电路的Verilog设计设计n5.1.1 D触发器（时钟沿锁存器）n功能：锁存，传输，使用时钟沿控制n代码：同步和异步异步：异步：跟时钟信号无关，单独起作用；跟时钟信号无关，单独起作用；同步：同步：跟时钟信号有关，受时钟控制，即跟时钟同步；跟时钟信号有关，受时钟控制，即跟时钟同步；异步复位：异步复位：异步复位信号变为复位电平时立即复位；异步复位信号变为复位电平时立即复位；同步复位：同步复位：复位信号变为复位电平时并不立即复位，而复位信号变为复位电平时并不立即复位，而是等到时钟沿到来时才复位。是等到时钟沿到来时才复位。5.1.3 使能和异步复位5.1.4 同步复位5.1.

2、5 电平锁存器5.1.6 电平锁存器的复位控制5.1.7 异步电路5.1.8 时钟表示的对、错课堂作业：1、使用D触发器设计一个2分频的电路2、设计一个锁存器，使用选择信号SEL来设置锁存器的类型：为1时是时钟沿锁存器，为0时是电平锁存器，而且是在时钟的低电平锁存。（提示：使用3个进程语句）5.2 计数器的设计n计数器的功能n对时钟沿计数n广泛应用于控制电路的设计n控制电路的设计n门：简单的控制n计数器：较复杂的控制n状态机：系统控制，复杂的控制5.2 计数器的设计n计数器的接口信号n输入信号：n时钟、使能、复位、装载、加减控制n输出信号：n计数器的值和进位5.2.1 简单计数器的设计仿真波形

3、、RTL级原理图和工作过程计数器的工作过程：时钟上升沿到来之前Q+1的值已经算好，上升沿到来时才赋值给Q。5.5.2 实用计数器的设计仿真波形5.3 移位寄存器的设计n用途n串口通信的收发器n结构n多个D触发器串联，使用同一个时钟n工作过程n时钟上升沿到来时，所有D触发器的值同时左移或者右移一位5.3.1 同步装载功能的设计仿真波形5.3.2 复位功能的设计5.4 计数器的自动装载和清零n装载信号、清零信号由内部产生，不是外部提供（即不是端口信号）n自动装载的设计n同步装载n异步装载n自动产生装载信号LDn自动清零的设计n同步清零n异步清零n自动产生清零信号5.4.1 同步装载功能的设计仿真波

4、形LD放大波形时序5.4.2 自动异步装载的设计仿真波形5.4.3 自动异步清零的设计仿真波形RST波形放大的时序5.5 5.5 分频器的设计分频器的设计N2n分频：将一个时钟分频：将一个时钟N N分频，则分频等到的时钟频率分频，则分频等到的时钟频率为原时钟的为原时钟的1/N1/N，而周期为原时钟周期的，而周期为原时钟周期的N N倍。倍。n4 4种分频：种分频：n2 2n n 分频：如分频：如2 2、4 4、8 8、1616分频等；分频等；n偶数分频：如偶数分频：如6 6分频，分频，1010分频等；分频等；n奇数分频：如奇数分频：如3 3分频，分频，7 7分频等分频等; ;n小数分频：如小数分

5、频：如1.51.5分频、分频、3.223.22分频等。分频等。n分频的方法：分频的方法：使用计数器实现使用计数器实现。n2 2n n分频：使用计数器实现。分频：使用计数器实现。n例子：使用例子：使用4 4位计数器，可得到位计数器，可得到2 2，4 4，8 8，1616分频时钟，而且时钟均匀，占空比分频时钟，而且时钟均匀，占空比50%50%。n偶数分频（偶数分频（2m2m分频）：使用分频）：使用2m2m进制计数器进制计数器实现，而且可使实现，而且可使时钟均匀，占空比时钟均匀，占空比50%50%。n例子：设计一个例子：设计一个6 6分频时钟，则需要一个分频时钟，则需要一个6 6进制计数器来实现。进制计数器来实现。n奇数分频（奇数分频（2m-12m-1分频）：使用分频）：使用2m-12m-1进制计进制计数器实现，但时钟不均匀，占空比可以控数器实现，但时钟不均匀，占空比可以控制为制为m/(2m-1)m/(2m-1)。n例子：设计一个例子：设计一个5 5分频时钟，则需要一个分频时钟，则需要一个5 5进制计数器来实现，占空比可以控制为进制计数器来实现，占空比可以控制为2/52/5。半整数