专用集成电路设计-Ch1课件

1、专用集成电路设计专用集成电路设计专用集成电路设计专用集成电路设计课程介绍课程介绍v本课程与其它课程的关系本课程与其它课程的关系: :v数字电路设计数字电路设计: : 电路板电路板( (包含芯片包含芯片) )v集成电路设计集成电路设计: : 目标芯片目标芯片v设计方法设计方法v设计工具设计工具v测试方法测试方法v成本核算成本核算教材 CMOS集成电路设计基础 第二版 孙肖子主编 高等教育出版社 2008年12月专用集成电路设计专用集成电路设计课程介绍课程介绍v课时分配：课时分配：4646学时（学时（3636学时课堂教学、学时课堂教学、2020学时上机学时上机实习）实习）v基本内容学时分配：基本内

2、容学时分配： 第一次课：概论第一次课：概论 第二次课：概论第二次课：概论 第三次课：集成电路工艺基础及版图设计第三次课：集成电路工艺基础及版图设计 第四次课：集成电路工艺基础及版图设计第四次课：集成电路工艺基础及版图设计 第五次课：第五次课：CMOS集成电路器件基础集成电路器件基础 第六次课：数字集成电路设计基础第六次课：数字集成电路设计基础 第七次课：数字集成电路设计基础第七次课：数字集成电路设计基础 第八次课：数字集成电路设计基础第八次课：数字集成电路设计基础 第九次课：数字集成电路系统设计第九次课：数字集成电路系统设计 第十次课：数字集成电路系统设计第十次课：数字集成电路系统设计专用集成

3、电路设计专用集成电路设计课程介绍课程介绍第十一次课：第十一次课：VHDL简介简介第十二次课：第十二次课：VHDL简介简介第十三次课：第十三次课：VHDL简介简介第十四次课：第十四次课：VHDL简介简介第十五次课：测试与可测性设计第十五次课：测试与可测性设计第十六次课：测试与可测性设计第十六次课：测试与可测性设计第十七次课：测试与可测性设计第十七次课：测试与可测性设计第十八次课：常用第十八次课：常用EDA工具简介工具简介v要求：要求：初步了解初步了解ASIC设计的全部过程及相关设计的全部过程及相关设计技术设计技术v考核方法：开卷笔试与上机实习相结合考核方法：开卷笔试与上机实习相结合第一章：概论第

4、一章：概论 什么是什么是专用集成电路专用集成电路 集成电路的发展历程集成电路的发展历程 专用集成电路（专用集成电路（ASIC）的设计要求）的设计要求 集成电路的分类集成电路的分类 专用集成电路的设计方法专用集成电路的设计方法第一章：概论第一章：概论一、什么是专用集成电路？一、什么是专用集成电路？ASIC pplication pecific ntegrated ircuit，意为专用集成电路，是面向特定用途或用户而意为专用集成电路，是面向特定用途或用户而专门设计的一类集成电路。专门设计的一类集成电路。第一章：概论第一章：概论 通用IC与ASIC的区别:每批生产量: 几十片几千片 1万片以上电路

5、设计者 用户或用户委托ASIC设计公司 厂家设计设计思想 面市快 芯片面积最小 设计方法q采用采用ASIC设计突出的优点设计突出的优点1.某些复杂电路系统只能采用某些复杂电路系统只能采用ASIC进行设计进行设计2.采用采用ASIC设计复杂电路系统具有极高的性能设计复杂电路系统具有极高的性能/价格比价格比3.能够减少开发时间能够减少开发时间,加快新产品的面世速度加快新产品的面世速度(Time-to-Market)4.提高系统的集成度提高系统的集成度,缩小印制板面积缩小印制板面积,降低系统降低系统的功耗的功耗5.提高了产品的可靠性提高了产品的可靠性,使产品易于生产和调试使产品易于生产和调试,降低了

6、维护成本降低了维护成本q国外国外ICIC发展现状和趋势发展现状和趋势1.当前国际集成电路的加工水平为当前国际集成电路的加工水平为0.09微米（微米（90纳米）纳米） 我国目前的水平为我国目前的水平为0.18微米，与国外相差微米，与国外相差23代代2.目前国内外硅圆片加工直径多为目前国内外硅圆片加工直径多为8英寸和英寸和12英寸，英寸，16和和18（450mm）英寸正在开发当中，预计）英寸正在开发当中，预计18英寸硅英寸硅片在片在2016年可望投入生产年可望投入生产3.集成电路扩展新的应用领域：微机电系统（集成电路扩展新的应用领域：微机电系统（MEMS） 微光机电系统、生物芯片、超导等微光机电系

7、统、生物芯片、超导等4.基础研究的主要内容是开发新原理器件，包括：共基础研究的主要内容是开发新原理器件，包括：共振隧穿器件（振隧穿器件（RTD）、单电子晶体管（）、单电子晶体管（SET）、量）、量子电子器件、分子电子器件等子电子器件、分子电子器件等二、集成电路的发展历程二、集成电路的发展历程v集成电路的出现集成电路的出现1947-19481947-1948年：公布了世界上第一支（点接触）年：公布了世界上第一支（点接触）晶体三极管晶体三极管标志电子管时代向晶体管时代标志电子管时代向晶体管时代过渡。因此过渡。因此19561956年美国贝尔实验室三人获诺年美国贝尔实验室三人获诺贝尔奖贝尔奖19501

8、950年：成功制出结型晶体管年：成功制出结型晶体管19521952年：英国皇家雷达研究所第一次提出年：英国皇家雷达研究所第一次提出“集成电路集成电路”的设想的设想19581958年：美国德克萨斯仪器公司制造出世界年：美国德克萨斯仪器公司制造出世界上第一块集成电路（双极型上第一块集成电路（双极型-1959-1959年公布）年公布）19601960年：制造成功年：制造成功MOSMOS集成电路集成电路v集成电路发展的特点：集成电路发展的特点：特征尺寸越来越小（特征尺寸越来越小（0.10um. 45nm、32nm）硅圆片尺寸越来越大（硅圆片尺寸越来越大（8inch12inch）芯片集成度越来越大（芯片

9、集成度越来越大（2000K）时钟速度越来越高（时钟速度越来越高（ 500MHz）电源电压电源电压/单位功耗越来越低（单位功耗越来越低（1.0V）布线层数布线层数/I/0引脚越来越多（引脚越来越多（9层层/1200）v摩尔定律（摩尔定律（Moores Law） 美国美国intel公司前总裁于公司前总裁于1960年总结出的有关集成电路年总结出的有关集成电路发展趋势的著名预言，该预言直至今日依然准确。其主要发展趋势的著名预言，该预言直至今日依然准确。其主要内容是：内容是：单片单片IC芯片上可以集成晶体管的数量以年为单位呈现芯片上可以集成晶体管的数量以年为单位呈现指数规律发展，即集成度每年翻一番。指数

10、规律发展，即集成度每年翻一番。价格每两年下降一半。价格每两年下降一半。v集成电路单片集成度和最小特征尺寸的发展曲线集成电路单片集成度和最小特征尺寸的发展曲线vIC在各个发展阶段的主要特征数据在各个发展阶段的主要特征数据 发展阶段发展阶段主要特征主要特征MSI(1966)LSI(1971)VLSI(1980)ULSI(1990)元件数元件数/芯片芯片102-103103-105105-107107-108特征线宽特征线宽(um)10-55-33-11速度功耗乘积速度功耗乘积(uj)102-1010-11-10-210-2栅氧化层厚度栅氧化层厚度(nm)120-100100-4040-1515-1

11、0结深结深(um)2-1.21.2-0.50.5-.020.2-.01芯片面积芯片面积(mm2)150Intels CPUYear of introductionTransistors4004 1971 2,2508008 1972 2,5008080 1974 5,0008086 1978 29,000286 1982 120,000386 processor 1985 275,000486 DX processor 1989 1,180,000Pentium processor 1993 3,100,000Pentium II processor 1997 7,500,000Pentium

12、 III processor 199924,000,000Pentium 4 processor 200042,000,000vIntel 公司公司CPU芯片集成度的发展芯片集成度的发展vIntel 公司第一代公司第一代CPU4004电路规模：电路规模：2300个晶体管个晶体管生产工艺：生产工艺：10um最快速度：最快速度：108KHzvIntel 公司公司CPU386TM电路规模：电路规模：275,000个晶个晶体管体管生产工艺：生产工艺：1.5um最快速度：最快速度：33MHzvIntel 公司公司CPUPentium 4电路规模：电路规模：4千千2百万个百万个晶体管晶体管生产工艺：生产工

13、艺：0.13um最快速度：最快速度：2.4GHz最新工艺 45nm、32 纳米制造处理技术 （英特尔英特尔 酷睿酷睿 i7-980X ）, 28nm (ALTERA Stratix V) 410/820 million transistors 速度：3.33GHzv集成电路今后的发展趋势集成电路今后的发展趋势在发展微细加工技术的基础上，开发超高速在发展微细加工技术的基础上，开发超高速度、度、 超高集成度的超高集成度的IC芯片。芯片。利用先进工艺技术、设计技术、封装技术和利用先进工艺技术、设计技术、封装技术和测试技术发展各种专用集成电路测试技术发展各种专用集成电路( (ASIC) )， 特别是开

14、发更为复杂的片上系统特别是开发更为复杂的片上系统( (SOC) )，不，不断缩短产品上市时限，产品更新换代的时间断缩短产品上市时限，产品更新换代的时间越来越短。越来越短。 三、专用集成电路（三、专用集成电路（ASIC）的设计要求）的设计要求v对对ASIC的主要设计要求为：的主要设计要求为：设计周期短（设计周期短（Time-to-Market）设计正确率高（设计正确率高（One-Time-Success）速度快速度快 低功耗、低功耗、 低电压低电压可测性好，成品率高可测性好，成品率高硅片面积小、硅片面积小、 特征尺寸小，价格低特征尺寸小，价格低v关于集成电路的关于集成电路的“速度速度”一般一般用

15、芯片的最大延迟表示芯片的工作速度。用芯片的最大延迟表示芯片的工作速度。速度计算公式：速度计算公式：式中：式中： Tpdo晶体管本征延迟时间；晶体管本征延迟时间； UL最大逻辑摆幅，即最大电源电压；最大逻辑摆幅，即最大电源电压； Cg扇出栅极电容（负载电容）；扇出栅极电容（负载电容）； Cw内连线电容；内连线电容； Ip晶体管峰值电流；晶体管峰值电流；由上式可见，由上式可见，晶体管本征延迟越小，内连线电容和负载晶体管本征延迟越小，内连线电容和负载电容越小，电源电压越低、峰值电流越电容越小，电源电压越低、峰值电流越大，则芯片的延大，则芯片的延迟时间就越小，工作速度将有很大提高。迟时间就越小，工作速

16、度将有很大提高。 p pg gwwL LpdopdopdpdI IC CC CUUT TT Tv关于集成电路的关于集成电路的“功耗功耗”芯片的功耗与电压、电流大小有关，与器件类型、电路芯片的功耗与电压、电流大小有关，与器件类型、电路型式也关系密切。就型式也关系密切。就MOSMOS集成电路而言，集成电路而言， 有有NMOS电路、电路、 PMOS电路和电路和CMOS电路之分。电路之分。有比电路有比电路无比电路无比电路 注：注： 分压比取分压比取决于驱动管和负决于驱动管和负载管的宽长比载管的宽长比Co晶体管的输出电容；晶体管的输出电容；f信号频率；信号频率；UL电压摆幅（电压摆幅（=VDD）v 关于

17、集成电路的关于集成电路的“功耗功耗”功耗功耗： 静态功耗：是指电路处于某一固定状态时的功耗。静态功耗：是指电路处于某一固定状态时的功耗。 有比电路的静态功耗：有比电路的静态功耗： 无比电路的静态功耗：无比电路的静态功耗： 动态功耗：是动态功耗：是指电路在两种状态指电路在两种状态(“0”和和“1”)转换时对电路转换时对电路电容充放电所消耗的功率。电容充放电所消耗的功率。 无比电路的动态功耗：无比电路的动态功耗：由上可见，工作频率越高由上可见，工作频率越高( (或时钟频率越高或时钟频率越高) )，各种电容，各种电容越大，电源电压越高，功耗越大。越大，电源电压越高，功耗越大。 DDDDp pdQdQ

18、UUI IP P0 0P Pd dQQ2Lowgd)UCCf(CPv关于集成电路的关于集成电路的“功耗功耗”速度功耗积速度功耗积 由于集成电路的功耗与其工作速度有着密切的关由于集成电路的功耗与其工作速度有着密切的关系，因此系，因此引入引入“速度功耗积速度功耗积”来表示速度与功耗的关系，来表示速度与功耗的关系，用信号周期表示速度，则速度功耗积为：用信号周期表示速度，则速度功耗积为：当电源电压当电源电压，电路电容一定时，若要速度高则功耗必然电路电容一定时，若要速度高则功耗必然大。大。 反之，功耗小则速反之，功耗小则速度必然低，二者乘积为常数。度必然低，二者乘积为常数。 2L2LdCUUCff1PT

19、v关于关于“价格价格”性能价格比是集成电路的一项关键指标，如何降低集性能价格比是集成电路的一项关键指标，如何降低集成电路的设计、生产与使用成本是非常重要的。成电路的设计、生产与使用成本是非常重要的。集成芯片的成本计算公式为：集成芯片的成本计算公式为：降低成本的措施：降低成本的措施： 批量大，总产量大批量大，总产量大 提高成品率提高成品率 提高每个大圆片上提高每个大圆片上 的芯片总数（尽量的芯片总数（尽量 缩小芯片尺寸缩小芯片尺寸） 原原片片上上芯芯片片数数（n n）成成品品率率（y y）大大园园片片加加工工成成本本：C C总总产产量量：N NR RE E）：C C设设计计成成本本及及制制版版费

20、费（N NT Tp pd dC C四、集成电路的分类四、集成电路的分类集成电路有如下几种分类方法：集成电路有如下几种分类方法：v 按功能分类：按功能分类： 数字集成电路数字集成电路 模拟集成电路模拟集成电路 数、模混合集成电路数、模混合集成电路 v 按结构形式和材料分类：按结构形式和材料分类： 半导体集成电路半导体集成电路 膜集成电路膜集成电路（二次集成二次集成，分为薄膜和厚膜两类），分为薄膜和厚膜两类）v 按有源器件及工艺类型分类按有源器件及工艺类型分类 双极集成电路（双极集成电路（TTL,ECL, ,模拟模拟IC） MOS集成电路（集成电路（NMOS,PMOS,CMOS） BiMOS集成电

21、路集成电路双极与双极与MOS混合集成电路混合集成电路 v按集成电路的电路规模分类按集成电路的电路规模分类 小规模集成电路小规模集成电路(SSI) ：电路等效门：电路等效门：10100 中规模集成电路中规模集成电路(MSI)：电路等效门：电路等效门：1001K 大规模集成电路大规模集成电路(LSI) ：电路等效门：电路等效门：1K10K 超大规模集成电路超大规模集成电路(VLSI) ：电路等效门：电路等效门：10K100K 甚大规模集成电路甚大规模集成电路(ULSI) ：电路等效门：电路等效门：100K单个晶体管单个晶体管1959 1 （等效门）（等效门）单一逻辑门单一逻辑门1960 =1多功能

22、逻辑多功能逻辑 1962 210复杂逻辑模块复杂逻辑模块1964 10100 （SSI） 中等规模电路中等规模电路1967 1001000（MSI）大规模电路大规模电路1972 100010000（LSI）超大规模电路超大规模电路 1978 10000100000（VLSI）甚大规模电路甚大规模电路 1989 100000 （ULSI）片上系统片上系统2000 100000 （SOC） 有关的几个缩略语：有关的几个缩略语：SSI Small Scale IntegrationMSI Mediun Scale IntegrationLSI - Large Scale IntegrationVLS

23、I Very Large Scale IntegrationULSI Ultra Large Scale IntegrationSOC System On a Chipv 按生产目的分类按生产目的分类 通用集成电路通用集成电路（如如CPU、存储器等、存储器等） 专用集成电路（专用集成电路（ASIC）v 按实现方法分类按实现方法分类 全定制集成电路全定制集成电路 半定制集成电路半定制集成电路 可编程集成电路可编程集成电路全定制集成电路（全定制集成电路（Full-Csutom Design Approach）即在晶体管的层次上进行每个单元的性能、面积的优即在晶体管的层次上进行每个单元的性能、面积的

24、优化设计，每个晶体管的布局化设计，每个晶体管的布局/布线均由人工设计，并需要人布线均由人工设计，并需要人工生成所有层次的掩膜（一般为工生成所有层次的掩膜（一般为13层掩膜版图）。层掩膜版图）。 优点：优点： 所设计电路的集成度最高所设计电路的集成度最高 产品批量生产时单片产品批量生产时单片IC价格最低价格最低 可以用于模拟集成电路的设计与生产可以用于模拟集成电路的设计与生产 缺点：缺点： 设计复杂度高设计复杂度高/设计周期长设计周期长 NRE费用高费用高 应用范围应用范围 集成度极高且具有规则结构的集成度极高且具有规则结构的IC（如各种类型的存储器芯片）（如各种类型的存储器芯片） 对性能价格比

25、要求高且产量大的芯片（如对性能价格比要求高且产量大的芯片（如CPU、通信、通信IC等）等） 模拟模拟IC/数模混合数模混合IC半定制集成电路（半定制集成电路（Semi-Custom Design Approach）即即设计者在厂家提供的半成品基础上继续完成最终设计者在厂家提供的半成品基础上继续完成最终的设计，只需要生成诸如金属布线层等几个特定层次的掩的设计，只需要生成诸如金属布线层等几个特定层次的掩膜。根据采用不同的半成品类型，半定制集成电路包括门膜。根据采用不同的半成品类型，半定制集成电路包括门阵列、门海和标准单元等。阵列、门海和标准单元等。 门阵列（门阵列（GA：Gate Array）有通

26、道门阵列：就是有通道门阵列：就是将预先制造完毕的逻辑门以一定阵列的形式排列在一将预先制造完毕的逻辑门以一定阵列的形式排列在一起，起，阵列间有规则布线通道，用以完成门与门之间的阵列间有规则布线通道，用以完成门与门之间的连接。未进行连线的半成品硅圆片称为连接。未进行连线的半成品硅圆片称为“母片母片”。 “母片母片”的示意图：的示意图：半定制集成电路（半定制集成电路（Semi-Custom Design Approach） 门海（门海（SOC：Sea-of-Gate）无通道门阵列：也是采用母片结构，无通道门阵列：也是采用母片结构，它可以将没有利用的逻辑门作为布线区，而没有指定固定的布线通它可以将没有

27、利用的逻辑门作为布线区，而没有指定固定的布线通道，以此提高布线的布通率道，以此提高布线的布通率并提供更大规模的集成度。并提供更大规模的集成度。 门阵列生产步骤门阵列生产步骤： （1）母片制造）母片制造 （2）用户连接和金属布线层制造）用户连接和金属布线层制造半定制集成电路（半定制集成电路（Semi-Custom Design Approach） 标准单元（标准单元（Standard-Cells）：）：是指将电路设计中可能经常遇到的是指将电路设计中可能经常遇到的基本逻辑单元的版图按照最佳设计原则，遵照一定外形尺寸要求，基本逻辑单元的版图按照最佳设计原则，遵照一定外形尺寸要求， 设计好并存入单元库

28、中，需要时调用、拼接、布线。各基本单元的设计好并存入单元库中，需要时调用、拼接、布线。各基本单元的版图设计遵循版图设计遵循“等高不等宽等高不等宽”的原则。的原则。 目前标准单元的单元集成度已经达到目前标准单元的单元集成度已经达到VLSI的规模，用这些单元作为的规模，用这些单元作为 “积木块积木块”，根据接口定义可以，根据接口定义可以“搭建搭建”成所需的功能复杂的电路。成所需的功能复杂的电路。单片价格单片价格：上涨上涨NRE费用费用：下降下降设计复杂度设计复杂度：下降下降可编程逻辑器件可编程逻辑器件这种器件实际上也是没有经过布线的门阵列电路，其这种器件实际上也是没有经过布线的门阵列电路，其完成的

29、逻辑功能可以由用户通过对其可编程的逻辑结构单完成的逻辑功能可以由用户通过对其可编程的逻辑结构单元（元（CLB）进行编程来实现。可编程逻辑器件主要有）进行编程来实现。可编程逻辑器件主要有PAL、 CPLD、FPGA等几种类型，在集成度相等的情况下，其价等几种类型，在集成度相等的情况下，其价格昂贵，只适用于产品试制阶段或小批量专用产品。格昂贵，只适用于产品试制阶段或小批量专用产品。几种集成电路类型设计复杂度及费用比较几种集成电路类型设计复杂度及费用比较Full Custom Standard Cell Gate Array Programmable Logic Device不同产量时成本与设计方法

30、的关系不同产量时成本与设计方法的关系CPLD (Complex-PLD) PLD(Programmable Logic Device) PAL SPLD GAL EPLD CPLD: FPGA FPGA: Field Programmable Gate ArrayLMI/O ModulesFPGA结构 可编程逻辑模块 可编程I/O模块 可编程连线五、专用集成电路的设计方法五、专用集成电路的设计方法vASIC设计有别于板级电路设计的主要方面设计有别于板级电路设计的主要方面设计层次不同设计层次不同所使用的设计所使用的设计/调试手段不同调试手段不同产品的最终结构形式不同产品的最终结构形式不同开发费用

31、开发费用/风险不同风险不同v成功成功ASIC设计所必备的条件设计所必备的条件ASIC电路设计人员对所设计的电路与系统有充分的理电路设计人员对所设计的电路与系统有充分的理解解,并且具备扎实的电路理论功底和丰富的实践经验并且具备扎实的电路理论功底和丰富的实践经验具有适当高效的具有适当高效的EDA辅助设计软件并能够熟练应用辅助设计软件并能够熟练应用有一整套完整可靠的设计方法和流程以确保设计中每有一整套完整可靠的设计方法和流程以确保设计中每一步骤的正确性一步骤的正确性电路设计人员与电路设计人员与ASIC生产厂家紧密配合生产厂家紧密配合vASIC的设计流程的设计流程如下页图所示：如下页图所示：系统方案设

32、计阶段系统方案设计阶段 需求分析需求分析技术文档技术文档 ASIC功能描述功能描述 输入输入/输出信号定义及时序描述输出信号定义及时序描述控制控制/状态寄存器描述状态寄存器描述 确定电路总体结构形式确定电路总体结构形式使用仿真工具使用仿真工具 计算机编程计算机编程/MATLAB SPW/COSSAP 确定电路最高确定电路最高/平均工作频率，估算电路规模及功耗平均工作频率，估算电路规模及功耗功耗估算：功耗估算： P = Cell * F-avg * KK = 0.75uW/MHz(3.3V Vdd) 0.30uW/MHz(2.0V Vdd)系统方案仿真系统方案仿真系统方案设计系统方案设计N功能电

33、路设计功能电路设计功能验证功能验证(Pre-Sim)N逻辑综合逻辑综合准时序仿真准时序仿真N布局布局/布线布线(Place & Rout)时序验证时序验证(Post-Sim)签收签收工程样片生产工程样片生产样片工艺测试样片工艺测试样片系统测试样片系统测试N量产量产系统方案设计阶段系统方案设计阶段 与可能的与可能的ASIC生产商联系，交换必要的设计信息生产商联系，交换必要的设计信息需要提供的设计信息需要提供的设计信息： 电源电压（电源电压（Vdd,Vss)I/O引脚数，电平形式，输出电流引脚数，电平形式，输出电流电路规模电路规模 / 功耗功耗最高工作频率最高工作频率RAM / FIFO描述描述封

34、装形式封装形式 厂家的反馈信息厂家的反馈信息：推荐的生产工艺推荐的生产工艺NRE费用费用 / 样片数量样片数量 / 量产单价量产单价 / 加工周期加工周期质量保证质量保证 / 技术支持技术支持/中介服务中介服务 确定生产工工艺，获取相关文件确定生产工工艺，获取相关文件 技术手册，工艺库文件（综合库，仿真库），专用开发工具技术手册，工艺库文件（综合库，仿真库），专用开发工具 （NEC：Open Cad, EPSON: Auklet）等）等功能电路设计功能电路设计/验证（验证（Pre-Sim）阶段）阶段 电路的设计电路的设计设计方法设计方法自顶向下设计（自顶向下设计（Top-Down Design

35、)独立于工艺的设计输入独立于工艺的设计输入功能模块划分功能模块划分设计原则设计原则同步设计同步设计时钟信号的处理时钟信号的处理/隔离异步时钟隔离异步时钟复位信号的处理复位信号的处理测试电路生成（测试电路生成（RAM） 设计验证（功能仿真）设计验证（功能仿真）测试激励文件测试激励文件功能仿真功能仿真PC：Model Sim, VCSiWorkstation: Verilog-XL,NC-Verilog 设计验证（设计验证（FPGA验证）验证）逻辑综合逻辑综合/仿真阶段仿真阶段 该阶段仅在采用该阶段仅在采用HDL语言描述输入时存在，它要求设计描述必须语言描述输入时存在，它要求设计描述必须是可综合的

36、，且必须给综合软件加载有厂方提供的综合工艺库，结果是可综合的，且必须给综合软件加载有厂方提供的综合工艺库，结果是是ASIC电路的网表文件电路的网表文件 综合时的注意事项综合时的注意事项综合时必须确定相关工艺参数综合时必须确定相关工艺参数采用自底向上分模块，分层次进行采用自底向上分模块，分层次进行注意综合过程中的提示信息以及最终的统计报告注意综合过程中的提示信息以及最终的统计报告采用的采用的EDA软件软件PC ：Sinpify,FPGA CompilerWorkstation: Synopsys ASIC Compiler 综合后的仿真综合后的仿真是一种准时序仿真是一种准时序仿真需要给仿真器加载

37、仿真模型库和统计延迟文件需要给仿真器加载仿真模型库和统计延迟文件(standard.sdf)逻辑综合逻辑综合/仿真阶段仿真阶段 基本的计算机辅助逻辑综合流程图：基本的计算机辅助逻辑综合流程图：布局布局/布线（布线（P&R）阶段）阶段物理设计物理设计该阶段的工作在半定制设计时由该阶段的工作在半定制设计时由ASIC的生产厂家的生产厂家负责负责。 前期准备工作前期准备工作将由综合器生成的网表文件（将由综合器生成的网表文件（.edf / .v / .vhd）送交由厂家）送交由厂家提供的专用设计软件进行电学规则（提供的专用设计软件进行电学规则（ERC ）检查，以此确保网）检查，以此确保网表文件符合要求表

38、文件符合要求生成符合厂方格式的电路网表文件生成符合厂方格式的电路网表文件(.vhd / .v)填写填写ASIC生产厂家提供的封装及引脚定义文件生产厂家提供的封装及引脚定义文件以草图的形式提供主要功能模块的布局，以供厂家参考以草图的形式提供主要功能模块的布局，以供厂家参考 P&R结束后，由厂方提供包含实际线延迟信息的延结束后，由厂方提供包含实际线延迟信息的延迟文件（迟文件（.sdf）布局布局/布线（布线（P&R）阶段）阶段物理设计物理设计 物理设计所作的工作：物理设计所作的工作： 平面规划（平面规划（Plan）：在芯片上规划布置各个功能模块）：在芯片上规划布置各个功能模块的位置；的位置； 布局（

39、布局（Place）：确定功能模块中每个电路单元的位）：确定功能模块中每个电路单元的位置；置； 布线（布线（Route）：连接电路中所有的信号连线；）：连接电路中所有的信号连线； 参数提取（参数提取（Parameter Extraction）：确定版图中各）：确定版图中各个节点处的寄生电容、电阻参数，它们对整个电路的个节点处的寄生电容、电阻参数，它们对整个电路的功能和性能有很大的影响；功能和性能有很大的影响； 布局后的仿真（布局后的仿真（Post-Sim）：加入有参数提取获得的）：加入有参数提取获得的各种寄生电学参数后，再次确证电路设计的正确性，各种寄生电学参数后，再次确证电路设计的正确性，包括

40、电学规则检查、设计规则检查和带寄生参数的仿包括电学规则检查、设计规则检查和带寄生参数的仿真等；真等； 形成标准的版图数据文件形成标准的版图数据文件CIF文件；文件；时序仿真（时序仿真（Post-Sim）阶段）阶段时序仿真是验证时序仿真是验证ASIC电路设计正确性最重要的一电路设计正确性最重要的一 环。用以模拟所设计的电路在实际环境中的工作情况。环。用以模拟所设计的电路在实际环境中的工作情况。 所需的文件所需的文件提交给厂方的电路网表文件（提交给厂方的电路网表文件（.v / .vhd)由厂方反馈的布线延迟文件（由厂方反馈的布线延迟文件（.sdf）测试激励文件测试激励文件 应做的工作应做的工作三种工作状态（最佳三种工作状态（最佳/正常正常/最差）的仿真最差）的仿真仿真结果的分析