[优秀毕业设计精品]CDMA扩频同步通信系统的设计与仿真

1、通信专业毕业设计xxx课 程 设 计（论 文）毕业(论文)题目：cdma扩频同步通信系统的设计与仿真姓 名_ xxx_ _学 号_xxx_ _班 级_通信071501班_ 学 院_电子信息工程学院 指导教师_ xxx 2011年 6月1 日xxx课程设计（论文）任务书学院（直属系）：电子信息工程学院 时间： 2011年6月1日学 生 姓 名xxx指 导 教 师xxx设计（论文）题目cdma扩频同步通信系统的设计与仿真主要研究内容本文主要研究了准同步系统的伪码同步技术及其实现。cdma扩频通信系统的同步问题，同步一直都是通信系统设计中非常重要的内容之一，特别是在cdma移动通信系统中具有更加重要

2、的意义，同步是数字信号的解扩、解调的前提。研究方法在max+plusii环境下利用vhdl程序进行仿真主要技术指标(或研究目标)1、 了解cdma扩频同步通信的原理；2、 学习伪码同步技术的基本理论；3、利用max+plusii软件对伪码同步通信系统进行仿真，并且证明cdma扩频通信系统的可实现性。教研室意见教研室主任（专业负责人）签字： 年 月 日 目录摘 要ivabstractv第一章 绪论- 1 -1.1扩频通信的原理及意义- 1 -1.1.1 扩频通信的原理- 1 -1.1.2研究扩频通信的意义- 1 -1.1.3 课题来源及意义- 1 -1.2 cdma研究的现状- 2 -1.2.1

3、 cdma技术简介- 2 -1.2.2 cdma技术的发展- 2 -1.2.3伪码同步技术的研究与进展- 3 -1.3 本文的主要工作和内容- 3 -第二章 扩频编码序列- 4 -2.1 概述- 4 -2.2 移位寄存器序列- 4 -23 m序列- 5 -2.3.1 m序列的生成器- 5 -2.3.2 m序列的特性- 7 -2.4 序列的相关特性- 8 -2.4.1序列的自相关性- 8 -2.4.2 序列的互相关特性- 8 -2.4.3序列的部分相关特性- 9 -2.4.4 伪随机码- 9 -2.5 小结- 10 -第三章 伪码同步基本理论及设计框图- 10 -3.1 基本原理- 10 -3.

4、2 同步原理框图介绍- 10 -3.3 粗同步原理介绍- 11 -3.3.1伪随机序列发生器- 12 -3.3.2相加和路器- 12 -3.3.3相关检测器- 13 -3.3.4相乘器- 13 -3.3.5 积分器- 13 -3.4 细同步原理- 14 -3.4.1 数字鉴相器（dpd）- 15 -3.4.2 数字环路滤波器（dlf）- 16 -3.4.3 数控振荡器 (dco)- 18 -3.5小结- 20 -第四章 伪码同步系统仿真及其实现- 20 -4.1 同步通信系统在maxplus中的实现- 20 -4.2 发端模块的实现- 21 -4.2.1 和路相加器的实现- 23 -4.2.2

5、伪随机码的实现- 23 -4.3 接收端粗同步模块的实现- 24 -4.3.1 积分器digint实现- 25 -4.3.2 cmp1270模块的实现- 26 -4.3.3 fd分频器的实现- 26 -4.3.4 二选一多路选择器模块- 26 -4.4 接收端细同步模块- 27 -4.4.1 delf0模块实现- 28 -4.4.2 delayh0模块的实现- 28 -4.4.3 dlcf模块的实现- 28 -4.4.4 dco模块的实现- 29 -4.4.5 fd31模块的实现- 30 -4.5 小结- 30 -全文总结- 31 -参考文献- 32 -附录：vhdl程序- 33 -致 谢-

6、39 -cdma扩频通信同步系统设计与仿真摘 要cdma技术在数字蜂窝和个人通信业务的关键领域中已经充分展示了其高性能话音质量、系统可靠性、手机电池寿命等方面的优势。正如国际电信联盟（iut）所提交的建议显示的那样，第三代移动通信系统（3g）选择了cdma。同步技术是cdma系统中的一项关键技术。只有当cdma接收机实现接收扩频序列与本地序列同步，才能解调出传输数据。传统的cdma通信系统有两种:异步码分多址系统(a-cdma)和同步码分多址(s-cdma)系统。a-cdma系统是一个随机接入系统，网络控制简单，但多址干扰的影响十分严重。s-cdma系统采用正交码时，解决了这个问题，但要求系统

7、严格同步，不易实现。考虑到同步cdma的优越性及精确同步的不易实现，同步cdma和异步cdma的折衷方案准同步cdma(qs-cdma)【21】越来越受到人们的重视。本文着重论述了该cdma通信系统中伪码同步的基本原理和实现方法，采用vhdl语言对这种新型cdma同步系统进行了系统设计，并对其性能进行了分析和计算机仿真。本设计采用的仿真设计环境是max+plus。对vhdl描述的数字系统进行设计输入、功能仿真、时序仿真及器件编程。在设计方法上，本课题采用了自顶向下的设计方法。在设计过程中采用了边设计边验证的设计与验证相结合的设计流程，大大提高了设计的可靠性。 关键词：同步 码分多址 捕获与跟踪

8、 可编程逻辑器件the code division multi-access spreading spectrum communication synchronous system design and function simulationabstractin mobile radio communications systems, much attention has been paid to code division multiple access(cdma) scheme due to its own capabilities to provide higher fidelity,

9、reliability, and battery over conventional radio communication schemes. the multiple access schemes cdma has been chose with respect to the demands on third generation mobile radio system. code synchronization is one of the key tasks in every spread spectrum receiver .if it fails, no data detection

10、is possible because the decision device receivers in practice only noise.the traditional cdma communication system includes ：synchronous code division multi-access(s-cdma) and asynchronous code division multi-access(a-cdma). a-cdma is a random access system, in which network control is simple, but t

11、he interference (mai) is very serious. s-cdma solve this problem when use orthogonal spread codes, but s-cdma needs strict synchronous. considering the ,advantages of s-cdma over a-cdma, we focus on the scheme of quasi-synchronous cdma. based on analyzing the general performance of qs-cdma, we intro

12、duce an applied qs-cdma system【18】 and discuss about the design of channel, the establishing and holding of quasi-synchronous。 the rationale and implementation method of the in cdma communications system pseudo-code synchronization is introduced and the vhdl language is adopt in the systemic design

13、.its performance are analyzed and verified by simulation .in this design max+plus is used as the simulation software ,and synthesis software max+plus ,by which the design entry function simulation ,timing simulation and device programming can be done. the top-down design method is used as the main d

14、esign way of this problem. in the design process ,verification was applied in every stage .this method can heavily increase the reliability of the design.keywords: acquisition quasi-synchronous ,code division multi-access , tracking , field programmable logic gate array第一章 绪论1.1扩频通信的原理及意义1.1.1 扩频通信的

15、原理 传统的无线电通信系统的射频信号带宽与信息本身带宽是可以比拟的，而扩频通信是指用来传输信息的信号带宽远远大于信息本身带宽的一种通信方式。与传统通信方式相比，扩频通信有下面两个特点1： 1：系统占有的频带宽度远远大于要传输的原始信号带宽。 2：解调过程中接收信号和一个与发送端扩频码序列完个相同的信号进行相关处理来完成。根据香农信息论，如果信道带宽为w且受到加性高斯白噪声的抗干扰，则信道容量的理论计算公式： (1.1)其中，n为加性高斯白噪声的功率潜密度，s为信号的平均功率，s /n即为信噪比。信道容量c是信道所能传输的最大信息速率(信道的最大传输能力)。 从上述香农公式中可以得出一个重要的结

16、论:对于给定的信道容量可以用不同带宽和信噪比的组合来传输。若减小带宽则必须发送较大的信号功率(即较大的信噪比s/n )，或者占用较大的传输带宽，同样的信道容量能够由较小的信号功率来传送。这表明宽带系统有较好的抗干扰性。因此，当信噪比太小而不能保证通信质量时，常采用宽带系统，也就是用带宽换取信噪比的方法。扩频通信就是很好的利用了这一点来提高通信质量2。1.1.2研究扩频通信的意义扩频通信是通信的一个重要分支和信道通信系统的发展方向。采用扩频信号进行通信的优越性在于用扩展频谱的方法可以换取信噪比的好处，即接收机输出的信噪比相对于输入的信噪比有很大改善，从而提高了系统的抗干扰能力。扩频技术还具有保密

17、性好、易于实现多址通信等优点，因此该技术越来越受到人们的重视。近年来，随着超大规模集成电路技术、微处理器技术的飞速发展，以及一些新型元器件的应用，扩频通信在技术上已迈上了一个新的台阶，不仅在军事通信中占有重要地位，而且正迅速地渗透到了个人通信和计算机通信等民用领域，成为新世纪最有潜力的通信技术之一。因此研究扩频通信具有很深远的意义。 1.1.3 课题来源及意义 本课题来源于学长的研究，旨在对准同步cdma这一多址接入方式进行探讨，根据具体的工程，提出一种实用的准同步cdma无线接入方案，来验证cdma扩频通信系统的可实现性，为cdma技术的丰富和其在无线通信系统中的应用提供参考。1.2 cdm

18、a研究的现状1.2.1 cdma技术简介cdma是码分多址的英文缩写(code division multiple access)【19】，它是在数字技术的分支扩频通信技术上发展起来的一种崭新而成熟的无线通信技术。其基本原理是：利用自相关性比较弱的周期性码序列作为地址信息(称为地址码)，用它对用户信息扩频。经过反向信道传输后，在接收端以本地产生的己知的前述地址码为参考，根据相关性的差异对收到的所有信号进行鉴别，从中将地址码与本地码完全一致的宽带信号解扩还原为窄带而选出，其他与本地码无关的信号则仍保持或被扩展为宽带信号而滤去，以实现信息通信3。 常见的多址通信方式还有频分多址(fdma：freq

19、uency division multiple access)和时分多址(tdma, time division multiple access)。三种多址方式如图1.1 tffdma频分多址tdma时分多址cdma码分多址tfft用户4用户3用户2用户1用户1用户2用户2用户3用户4用户3图1.1三种多址方式cdma以扩频技术为基础，因此它具有扩频通信所具有的优点：(1)抗干扰能力强(2)抗多径衰落(3)软切换(4)软容量(5)安全保密性高1.2.2 cdma技术的发展 cdma技术的出现源自于人类对更高质量无线通信的需求。第二次世界大战期间因战争的需要而研究开发出cdma技术，其思想初衷是

20、防止敌方对己方通讯的干扰，在战争期间广泛应用于军事抗干扰通信，后来由美国高通公司更新成为商用蜂窝电信技术。90年代初，qualcoma公司【22】推出第一套cdma商用扩频蜂窝系统运行之后，cdma技术和性能上的明显优势受到人们日益重现，并在实践中得到了检验，从而在北美、南美和亚洲等地得到了迅速推广和应用4。1.2.3伪码同步技术的研究与进展 扩频系统优越的系统性能是建立在扩频序列同步基础上的。早期人们曾经提出发送参考序列、发送特定同步序列、统一定时和序列状态估计等方法实现同步。但这些都不理想，只能作为辅助同步手段。随着相关技术的发展，以相关原理为核心的同步捕获技术逐渐成熟而得到广泛应用。特别

21、是近几年来随着基于扩频理论的cdma移动通信技术的迅速发展，世界各国对扩频技术的研究与应用己构成高潮，目前国内外研究的焦点主要集中在以下几个方面：1、捕获和跟踪技术；2、适应门限检测技术。1.3 本文的主要工作和内容 本文主要研究了准同步系统的伪码同步技术及其实现。cdma扩频通信系统的同步问题，同步一直都是通信系统设计中非常重要的内容之一，特别是在cdma移动通信系统中具有更加重要的意义，同步是数字信号的解扩、解调的前提。在本文开始首先介绍了cdma技术的形成和发展史及现状。第二章详细介绍了cdma核心技术之一的伪随机码的数学理论依据。第三章具体说明了本系统的设计思想，各个模块的组成原理及构

22、成，具体模块的选型及应用。在第四章给出了同步通信系统具体的各个模块的实现程序，详细对各个模块的波形进行了分析，证明了cdma扩频同步通信系统的可实现性。整个设计采用了vhdl语言编写代码，用altera公司的开发工具max+plus完成了整个开发工作。 第二章 扩频编码序列2.1 概述 shannon编码定理告诉我们，若信源的信息速率r小于或等于信道容量c，通过编码，信源的信息能以任意小的差错概率通过信道传输。具有良好随机特性和相关特性的编码对于扩频通信是非常重要的，在扩频通信系统中，抗干扰、抗截获、信息数据隐蔽和保密、抗多径于扰和抗衰落、多址通信、实现捕获与同步等都与编码的设计密切相关。理想

23、扩频编码应具有如下特性下： 有尖锐的自相关特性； 有处处为零的互相关值； 不同码元数平衡相等； 有足够多的编码数； 有尽可能大的复杂度。 shannon在研究编码定理时，是用具有高斯白噪声统计特性的信号来编码的。高斯白噪声是一种随机过程，它的瞬时值服从正态分布，功率谱在无限宽的频带内都是均匀的，它有极其优良的相关特性6。高斯白噪声的相关特性为 （2.1）高斯白噪声的功率谱 （2.2）2.2 移位寄存器序列在扩频通信中，一般都采用二进制序列，二进制序列一般由移位寄存器产生，故又称为移位寄存器序列。移位寄存器序列的产生有两种方式：简单型移位寄存器序列发生器（ssrg，simple shift re

24、gister generator)，模件抽头型移位寄存器序列发生器(msrg，multi-return shift register generator)【20】。 图2.1和图2.2分别给出ssrg和msrg的例子。123456输出+图2.1 ssrg（简单性移位寄存器序列发生器）14325+输出图2.2 msrg(模件抽头型移位寄存器序列发生器)图中表示模2相加，模2相加的运算规则是：0+0=0，0+1=1，1+0=1，1+1=0。 图2.1所示ssrg产生的序列为：l0000010000l1000l0l00llll0l00lll00l00l0ll0lll0ll00ll0l010lllll

25、.共63位，接下来这63位又会循环出现，所以，该序列周期为63。图2.2所示msrg产生的序列为：11001101001000010111011000111共31位，接下来这31位又会循环出现，所以，该序列周期为31()。23 m序列m序列是伪随机序列中最简单最重要的一种，是最长线性移位寄存器序列，这种序列易于产生，有着优良的自相关特性和互相关特性。在直接序列扩频系统中m序列用于扩展待传递信号的频谱，在跳频系统中m序列用来控制跳频系统的频率合成器，组成随机跳频图案。2.3.1 m序列的生成器 m序列是最长线性移位寄存器序列，是由移位寄存器加反馈后形成的。其基本结构如图2.3所示。+输出图2.3

26、 m序列的生成器 图中（i=0，1，2，3r）为移位寄存器中各寄存器位当前的状态；(i=1，2，3r)为第i寄存器的反馈系数。=0时，表示无反馈，反馈线断开；=1，表示无反馈，反馈线相连；若=0，就变成静态移位寄存器，不能构成周期性的序列；若=0，r级反馈移位寄存器就退变成r-l 级或更低级的反馈移位寄存器。不同的反馈逻辑，即(i=1，2，3r) 取值不同，将产生不同的移位寄存器序列。实用的 m序列发生器一般有两种结构形式：简单型 (ssrg)和模件抽头型(msrg)。ssrg的结构如图2.4所示。ssrg的结构存在的主要问题是工作频率比较低。由于模2加法是串行的，一次反馈所需时间是全部模2加

27、法器工作时间的总和。所以，ssrg型序列发生器的最大时间 (2.3)式中：为移位寄存器的传输时间；为反馈网络中模2加时延的总和。+输出图2.4 ssrg（简单型移位寄存器序列发生器）若所有加法器工作时间都为，则 (2.4)式中：q为反馈网络中加法器的个数。在msrg的结构中，由于模2加法器是并行的，一次反馈所需时间是所有模2加法器中工作时间最大者。所以，msrg型序列发生器的最高工作频率为 (2.5)ssrg与msrg结构不同，但这两种结构类型可以互相转换。转换规律为 例如，图2.5与图2.6产生的伪随机序列是相同的。+图2.5 ssrg（简单型移位寄存器序列发生器）串行输出+图2.6 msr

28、g（模件抽头型移位寄存器序列发生器）并行序列多项式与特征多项式序列多项式：一个以二元有限域的元素(n=0，1，2) 为系数的多项式： (2.6)称为序列的生成多项式，简称序列多项式。序列与序列生成多项式g(x)是一一对应的。 在图2.4中，显然有 (2.7)所以，序列满足线性递归关系。2.3.2 m序列的特性 m序列的基本特性1)均衡性13 在m序列的一个周期内“1”“0”的数目基本相等。准确地说，“1”的数目比“0”多一个。若 m序列的周期为n=,则序列中“l”的数目为n= ，“0”的数目为。2)游程分布 在周期为n=的m序列中，游程数为n=。其中，长度为 1的游程数占游程总数的1/2，为2

29、的游程数占游程总数的1/4 ，长度为3的游程数占游程总数的1/8 。即长度为k的游程数占游程总数的（1k(r-1)）。而且，在长度为k(1k(r-2) 的游程中，连“1”和连“0”游程各占一半。r一1个连“0”游程和r个连“1”各一个。3)移位相加性 一个序列与经过m次迟延移位产生的另一个不同序列模2相加，得到的仍然是的某次迟延移位序列，即+=。 (2.8)4)周期性 m序列的周期为n=，r为反馈移位寄存器的级数。5)伪随机性 m序列的均衡性、游程分布等与随机序列很相似。另外，进一步的研究表明，m序列的自相关函数和功率谱也与随机序列很相似。所以，m序列是一种近似的随机序列，称为伪随机序列，并且

30、m序列是一种常见的用途广泛的伪随机序列。m序列的相关特性周期函数s(t)的自相关函数定义为 (2.9)式中：t是s(t)的周期。2.4 序列的相关特性 序列的相关特性分为：自相关特性、互相关特性和部分相关特性。设有两个周期为n 的序列a和b的元素分别为和，（i=0，1，2，3n-1）。则序列的相关特性可分别由有以下方法来表示：2.4.1序列的自相关性自相关函数定义为： (2.10)由于序列的周期性，有=。自相关系数定义为： (2.11)自相关函数和自相关系数描述了序列自身的相关程度。2.4.2 序列的互相关特性 互相关函数定义为： (2.12)互相关系数定义为 (2.13)互相关函数和互相关系

31、数描述了两个序列之间的相关程度。对于二进制序列，有 (2.14) 式中：a为a和b对应码元相同的数目，d为a和b应码元不相同的数目。若=0，则序列a和b正交。2.4.3序列的部分相关特性序列a的部分相关函数定义为 pn (2.15)序列a的部分相关系数定义为 pn (2.16)式中：t为某一常数。序列a与b的部分互相关函数定义为 pn (2.17)序列a与b的部分互相关系为 pn (2.18)式中：t为某一常数。2.4.4 伪随机码 狭义伪随机码：凡自相关系数具有 (2.19)形式的码称为狭义伪随机码。 第一类广义伪随机码 凡自相关系数具有 (2.20)形式的码称为第一类广义伪随机码。 第二类

32、广义伪随机码 凡自相关系数具有 (2.21)形式的码称为第二类广义伪随机码。狭义伪随机码、第一类广义伪随机码和第二类广义伪随机码统称为伪随机码。 2.5 小结本章的内容是扩频编码序列。主要介绍了移位寄存器序列的产生和相关特性，重点介绍了m序列的自相关特性和互相关特性，详细分析了序列相位变化情况下的自相关特性。第三章 伪码同步基本理论及设计框图3.1 基本原理本实验系统采取的是直接序列扩频调制系统，即用一数字伪随机码调制载波，此序列的切普（chip）率甚高，远大于原始信号的带宽，其中所用的数字编码序列，是相关性很好的伪随机码，利用它的良好的相关性进行调制和解扩。 解扩的时候接收端的伪随机码发生器

33、和发送端伪随机码发生器的时钟同步是至关重要的：同步系统作用就是从收到的信息码流中提取同步信号，然后利用这个同步的信号去调节接收端伪码发生器的伪码相位，使之与发端的伪码同步，才能正确解扩出原始信号7。 伪随机码的同步一般分为两步进行：第一步是搜索和捕获为随机码的初始相位，使之与发端码相位误差小于一个（chip），这就可保证解扩后的信号通过相关器后面窄带滤波器，通常这一步称为捕获；第二步是在同步捕获的基础上，使伪相位码误差进一步减小，使所建立的同步保持下去，通常这一步称为跟踪。3.2 同步原理框图介绍下面先介绍本试验中实现同步的系统，然后分析整个系统框图。细同步启动信号 伪码发生器相关检测器门限相

34、关检测器 相关检测器伪码时钟产生器门限环路滤波码鉴相器时延门限信息码流 图3.1 本实验系统同步原理框图码同步的捕获，也成为初始同步，是最常用的方法。它的基本原理是：当接收端的伪码和发端伪码有相位误差的时候，就把这个相位误差转变为一个控制信号，用它去控制接收端的伪码发生器周期性地移动一个相位增量，这个增量的大小一般是一个(chip)切普。对于伪随机码组，由于它们具有良好的相关性，当相对滑动的结果是发端码组和收端码组的相位相符时，相关器就会有尖峰值出现。此时就可以判断初始同步完成。收端的伪码发生器就会停止滑动。当初始同步完成以后，由初始同步系统发出相应的控制信号给细同步模块，启动跟踪模块进行跟踪

35、，本地跟踪环路采用的是早迟门跟踪环路（dll），此模块由超前滞后相关器，码鉴相器，环路滤波器，和数控振荡器等四大部分构成，它的基本原理是：由上可知此时本地伪码发生器与发端伪码发生器相位误差小于1/2个chip，此时由发端伪码和本地伪码输入到超前和滞后相关器（积分器）中，转换成反映其相位信息的信号，经鉴相器使之转变成一个控制信号，用它去控制接收端的伪码发生器本地时钟振荡频率，从而进行精确调整使本地伪码发生器与发端伪码发生器相位减小到一定的范围，进而进行精确的解扩。3.3 粗同步原理介绍伪随机序列发生器1伪随机序列发生器2伪随机序列发生器3伪随机序列发生器4相 加 合 成 器相关检测器1相关检测器

36、2相关检测器3相关检测器4同步指示同步指示同步指示同步指示图3.2 扩频通信粗同步原理框图为了简化同步系统设计的复杂度，在上图中省略了用载波调制的部分，即假设被扩频的信号是基带信号。这里所介绍的系统中，为了能产生伪随机码，所以不仅包含接收端的滑动同步的部分，还要包括发端的伪随机码产生部分以及为了把4路伪随机码合成1路的相加器。另外，由于本系统只牵涉到同步，所以就不在系统中再传输原始码了，只有伪码在系统中传输。总的说起来，这个系统中主要包括伪随机码发生器、相加器、相关检测器、鉴相器、数字滤波器、数控振荡器等几个相对独立的单元。下面在对整个系统说明过程中，将要分别介绍各个单元是如何实现的。3.3.

37、1伪随机序列发生器关于此问题前面已经进行了详细的叙述，在此就不重复，只是要说明其中的几点：1，本实验采用4路不同的127位的m序列，选用的4个7阶特征多项是：3，7、1，2，3，7、2，3，4，7、2，4，6，7。2，在实际应用中，还经常要加上防止全零的网络，在其vhdl程序中已经做了有针对性的设置。3.3.2相加和路器 相加和路器的作用是把若干伪码合成一路送入相关检测器，本质作用就是号合成8。在向加过程中，令伪码序列里的1代表负电平，算作“1”，而0则代表正电平，算作“1”，由于四个信号相加，所以相加后的结果有五种：4，2，0，2，4，再将结果除以2，便于数据格式的转换。所以相加后的结果可以

38、用3b（比特）的二进制数表示。在本系统中的具体规定是：最高位是符号位，“1”表示正，“0”表示负。后面两位表示绝对值，“00”表示1，“10”表示2。如“101”表示1。3.3.3相关检测器相关检测器是本系统的次核心部分，在它里面包括了同步系统，相关器等，之所以要用四个相关检测器，是因为在这个系统中，发端有4路伪随机码需要在接收端同步。除了其中的伪随机码发生器不同外，这些相关检测器的内部部件完全相同。相关原理图如下：时钟信号127分频器 clkdata积分器sign比较器伪随机列发生器1相乘器数值位符号位和路信号置为信号参考值 图3.3 相关检测器原理图3.3.4相乘器由于和路信号是分成三路并

39、行15，所以可以直接在接收端把数值位和符号位分别提取出来，符号位送入相乘器，根接收端的伪随机码相乘，输出信号作为符号位sign送入积分器，决定数值位在积分器中是累加还是累减。数值位直接输入到积分器的数值位（data）进行计算。因为前面的约定：伪随机码序列中的“0”代表1，“1”代表1；而和路信号的符号位恰好相反，是“1”代表正电平，“0”代表负电平。相乘器实际就是一个异或门，接收端伪码和符号位异号时，输出正，即“1”表明接收端伪码电平和发端伪码电平正负一致，同号时，输出负即“0”，表明接收端伪码电平和发端伪码电平正负不一致。3.3.5 积分器当积分器的sign输入为“1”时数值位就在原来的基础

40、上累减；反之就在原来的基础上递加，直到一个伪码周期（本系统所采用的伪码周期时127码元）结束。这个积分周期的控制可以以一个127分频器的输出来完成。一个积分周期结束的时候，积分器的输出被送入比较器，和一个参考（门限）进行比较。如果接收端和发送端伪码已经同步的话，那么积分器会输出一个峰值，参考制通常取峰值的一半。如果比较器检测到积分器的输出没达到峰值，那么比较器会对接收端的伪码发生器进行置位，这相当于使接收端的伪码发生器滑动一个码元的位置，当同步完成时，比较器就不在输出置位信号，伪码发生器停止滑动，接收端和发送端达到粗同步。3.4 细同步原理伪码发生器相关检测器相关检测器伪码时钟产生器门限环路滤

41、波码鉴相器时延门限细同步启动信号图 3.4 细同步原理框图本地跟踪环路的pn序列和输入信号的pn序列有一个时间差（/2），dll延迟锁相环中的两个pn序列和相差半个码元的间隔，在两个时间点上早门和迟门的自相关函数输出分别和。控制信号y的表达式：其函数图如3.5，-22-1late-1/41/4 early1 图3.5 函数关系曲线-22-1late-1/41/4 early1图 3.6 函数关系曲线 由上图的函数可知如果积分恰好图3.5的情况（恰好处于跟踪锁定状态），门限设在1/4积分最大值，码鉴相器恰好收到如下clk1（发端码时钟）和clk2（本地时钟）相对应的波形图3.6，早门积分值大与或

42、等于门限输出“1”；同理早门积分也大于或等于门输出值为“1”，而迟积分门输出的结果经延时器后就形成如下无相差的波形： 图 3.7 鉴相器输入无相差波形时的输出 由于鉴相器输出的波形是方波环路滤波器的输出值为零，此时伪码发生器既没收到借位信号也没收到进位脉冲，时钟不进行调整（输出固定频率），因此处于跟踪锁定状态。 如果积分不是图3.5的状况而是图3.6的那么早门积分值大于门限比较器输出“1”，而迟门积分值小于门限，输出“0”。码鉴相器恰好收到如下clk2（发端码时钟）和clk1（本地时钟）相对应的波形图 3.8： 图3.8 鉴相器输入无相差超前相差时的输出 由图3.8可以看出本地时钟超前，码鉴相

43、器输出非方波（高低电平宽度差反映两伪码序列误差），高电平宽度小于低电平宽度16，输出借位脉冲给环路滤波器，使本地时钟的频率向下调整。 反之同理，不再累述。 下面介绍细同步中的各部件：3.4.1 数字鉴相器（dpd）数字鉴相器也称采样鉴相器9。数字鉴相器的四种形式分别为：过零采样鉴相器；触发器型数字鉴相器；超前滞后型数字鉴相器和奈奎斯特速率取样鉴相起。下面详细叙述触发器型数字鉴相器的工作原理和硬件实现。触发器型数字鉴相器的具体形式很多，可以直接用触发器电路来构成也可以用门电路来构成。这里列举一些常用的触发器型数字鉴相器。图3.9示出了双稳态触发电路构成的数字鉴相器。图3.9 双稳态触发器型数字鉴

44、相器图3.10 双稳态触发器型数字鉴相器输出波形图中输入信号u1的前沿使双稳态电路置“1”本地估算信号u2的前沿使双稳态电路置“0”，得到脉宽与它们的相位误差成正比的脉冲，该脉冲送到计数器的“使能”端，在脉冲的持续时间，计数器对本地高速时钟计数。计数值保持一个鉴相周期直到第二个鉴相周期开始（u1前沿）清除计数器，重新开始第二个鉴相周期的计数。本地高速时钟频率通常为2mf0。这里，f0是参考信号的频率。m是正整数，2m是相位误差在02范围内的量化电平数，m愈大，量化误差愈小，但鉴相器输出数字信号位数就愈多。3.4.2 数字环路滤波器（dlf）在数字锁相环路中，环路滤波器通常使用数字滤波器，它们与

45、模拟锁相环路中的模拟环路滤波器相对应10。数字环路滤波器在环路中队输入噪声起抑制作用，并且对环路的矫正速度起调节作用，在模拟锁相环路中，实际应用的环路滤波器的结构都极为简单，如rc积分滤波器、无源比例积分滤波器、有源比例积分滤波器等。数字锁相环路所用的数字环路滤波其实际上也可以和模拟锁相环路中使用的模拟环路滤波器相对应，甚至有些参数也具有对应的关系。但是，应该指出，数字环路滤波器具有独特的结构。尤其是对某些不同形式的dpll，其数字环路滤波器的结构形式完全不同。比如，超前滞后型数字锁相环路，他所使用的数字环路滤波器是独特的，即“序列滤波器”。序列滤波器又称时序滤波器。这种滤波器专门用于鉴相器输

46、出超前或滞后脉冲的情况。序列滤波器通常有两种形式：（1）随即徘徊序列滤波器 它由计数容量为2n的可逆计数器构成，其结构如图3.14所示。超前脉冲滞后脉冲置n滞后脉冲超前脉冲 可逆计数器（2n）同步图 3.11 随机徘徊滤波器图中，可逆计数器对超前脉冲进行向上计数，对滞后脉冲实行向下技术。在开始计数时，可逆计数器状态为“0”，超前脉冲计数到n时，输出推后控制脉冲，并将可逆计数器置“0”。当滞后脉冲计数到-n时，输出提前控制脉冲，并将可逆计数器置“0”。这两种方案均可使用，只要硬件稍作变更即可。 当锁相环路进入同步状态之后，超前或滞后脉冲产生的概率趋于相等。而由噪声引起的超前或滞后脉冲也是等概率的

47、。因此，在这种情况下，超前脉冲和滞后脉冲之差达到计数容量n的概率是很小的。所以，在锁相环路同步的状态下，序列滤波器通常是没有输出的。这就大大减少了由噪声引起的对锁相环路的误控作用。也就是说，滤波器有效地滤除了噪声对环路的干扰作用。显然，计数容量n的选择要适当，n取得大，对抑制噪声有利，但同时又加大了环路进入同步状态的时间.反之，n取得小，可以加速环路的同步，而对噪声的抑制能力就随之降低。(2) 先n后m序列滤波器17先n后m序列滤波器如图3.12所示， 图 3.12先n后m序列滤波器它的工作原理是，超前或滞后脉冲由鉴相器分别送入各自的计数器里计数，两个计数器的计数容量均为n。而它们的和 (或门

48、输出)在计数容量为m的计数器里计数。m和n有下列关系：nmzn 三个计数器中任何一个计数器计满时，都会输出一个脉冲，将所有三个计数器均置 “0”。当超前脉冲先 (或与m计数器同时)计满时，表明超前脉冲多于滞后脉冲。这时，滤波器输出推后控制脉冲。在滞后脉冲多于超前脉冲时，则滞后脉冲计数器先 (或与m计数器同时)计满。这时，滤波器输出提前控制脉冲。例如m计数器在两个n计数器计满之前就计满数了，则滤波器既没有推后控制脉冲也没有提前控制脉冲输出，只是将三个计数器均置“0”，重新开始计数。这种情况说明环路已进入同步 (锁定)状态，相位误差很小，并只是在超前和滞后两种状态间来回抖动。同理，噪声引起的超前脉

49、冲和滞后脉冲的出现也是等概率的。这时，滤波器不输出控制脉冲，即不对本地估算信号的相位作调整控制。在本设计中数字环路滤波器由计数容量 (模数)为k的可逆计数器构成。3.4.3 数控振荡器 (dco) 数控振荡器12，又称为数字钟，它在数字锁相环路中所处的地位相当于模拟锁相环路中的电压控制振荡器 (vco)。但是，它的输出是一脉冲序列，而该输出脉冲序列的周期受数字环路滤波器送来的校正信号控制。其控制特点是：前一个采样时刻得到的校正信号将改变下一个采样时刻的脉冲时间位置。换句话说，数字钟序列的控制遵循下述递推关系： t（j）=t0-c(j-1) (3.1)式中: t（j）为第j个采样时刻的数字钟周期；t0为无校正信号时的数字钟序列周期，也就是数字钟序列的中心频率对应的周期。 即 (3.2)c(j-1)为第(j-1)个采样时刻的数字环路滤波器输出的校正信号对数字钟序列控制引起的校正量。我们知道，dco输出的脉冲序列是本地估算信号，本地估算信号的输出相位及其变化规律是主要研究对象。显然，本地估算信号相对于 (3.3)而言的相位可用下式表示: (3.4)因此，类推有： (3.5)将式 (3.4)与式 (3.5)相减，得: (3.6)对其进行z变换，