信号完整性SI学习笔记_chapter8

1、信号完整性分析chapter.8 传输线与反射信号沿互连线传播时所受到的瞬态阻抗发生变化，一部分信号将被反射，另一部分发生失真并继续传播下去。这是单一网络中多数 SI 问题的主要原因。反射与失真使信号质量下降，看起来像振铃。只要有瞬态阻抗突变就会发生反射，线端或者互连线拓扑结构发生改变的地方，如拐角，过孔，T型结构，插接件和封装处。因此设计互连线的目的在于尽可能保持信号受到的阻抗恒定。阻抗变化出的反射：将瞬态阻抗发生突变的地方称为阻抗突变，或简称突变。反射的信号量由瞬态阻抗的变化量决定，若第一区域瞬态阻抗为Z1，第二个区域为Z2，反射信号与入射信号的幅值之比：其中两区域阻抗差异越大，反射信号量

2、越大。最关心的就是反射系数，信号沿传播线传播时，遇到阻抗突变，将产生另一个波，两波叠加，但方向是向源端。反射形成机理由上一特性，在设计高速板时，要运用以下设计要素：使用可控阻抗互连线传输线末端至少有一个终端匹配使用能使多分支产生影响最小的布线拓扑结构最小化几何结构的不连续性产生反射：区域1,2交界面两侧电压，电流应该相等，否则两侧不等会产生无限大电场与磁场。V1=V2，I1=I2，而，I=V / R，当区域阻抗不同时，关系式绝不会同时成立。为平衡系统，交界处区域1侧产生反射回源端的电压，唯一目的就是吸收入射信号和传输信号之间不匹配的电压与电流。满足的条件：且两区域应满足：代换即最终，得到反射系

3、数同样，可以推导出传输系数t没有确切的原因知道怎么产生反射电压，但知道反射电压会遵循上述关系，电压电流要保持连续阻性负载的反射假定传输线特性阻抗为50，传输线的终端匹配有三种情况：传输线的终端开路，末端未连接。末端瞬态阻抗为无穷大。反射系数为1。例：传输线末端与返回路径短路，即末端阻抗为0。此时反射系数为-1，短路突变处测的电压为（入射电压与反射电压之和）0V。特殊情况，终端阻抗等于传输线的特性阻抗，即匹配。反射系数此时为0，即无反射。当传输线末端为一般性阻抗时，对其作出关系图而终端处电压是0V到2倍入射电压之间，随末端阻抗增大而增大。电源阻抗信号进入传输线时，驱动源总有内阻。当反射波返回源端

4、时，将源端的输出阻抗作为瞬态阻抗，该阻抗决定了反射波再次反射回远端的情况。其中接有终端电阻的输出驱动器的简单模型反弹图进入传输线的实际电压是由源电压及内阻和传输线组成的分压器共同决定的。源电压1V，内阻10，传输线阻抗50，时延为1ns：当内阻小于传输线特性阻抗时，源端出现负反射，即振铃现象，SPICE仿真：重要特性：远端电压最终逼近1V远端开路处有时可能高于源电压，由传输线分布参数L与C谐振产生。反射波形仿真采用仿真工具能简化繁琐的反射计算。使用SPICE电路模拟器或行为模拟器，可以模拟任意传输线路电路的性能，考虑到所有的特性。用TDR测量反射除仿真获取波形外，还可以使用时域反射计TDR的特

5、殊仪器从物理互连线角度测量反射波。当表征自身无电压源的无源互连线特征时，TDR是合适的测量仪器。TDR是一个快速阶跃信号发生器和高速采样示波器。发出信号400mV，经内部校准电阻与传输线特性阻抗分压，分压出200mV，被检测到。DUT处如果为开路，反射电压有200mV，叠加到测试点，会达到400mV；DUT若为短路，反射电压-200mV，测试点测出0V。当DUT为标准50时，无反射电压，此时测量点电压不变；DUT不是标准50时，会存在多次反射，测量点波形会变化。对4in长，末端开路的50与15传输线的TDR响应。传输线与非故意突变设计电路板时，遇到以下情况，信号也仍会遇到阻抗突变：1、线末端2

6、、封装引线3、输入门电容4、信号层间的过孔5、拐角6、桩线7、分支8、测试焊盘9、返回路径上的间隙10、过孔区域中的颈状11、线交叉常用三种等效电路模型：理想电容、理想电感、短传输线（串或并）影响信号失真的两个最重要的参数是信号的上升时间和阻抗突变的大小。经验法则：无特别指明，反射噪声应被控制在电压摆幅的10%。端接处理最简单的传输线电路由近端驱动器，短的可控阻抗互连线和远端接收器组成。若信号在远端高阻抗开路端和低端低阻抗驱动器间来回反弹。导线短可以掩盖，较长时，归结到振铃问题。当互连线延迟0.1ns时，所有反射都将发生。它们每0.2ns完成一次来回震荡。简单说，时延小于20%上升沿时间则不明

7、显。经验法则：没有终端端接的传输线的最大长度约为： Len max RT （单位 in 和 ns，这里比较的是数值）点对点拓扑的通用端接策略典型方法是在重要位置放置电阻，抑制至少一端的反射。源端串电阻是常用方法，端接电阻与驱动器内阻之和等于传输线特性阻抗。（有无端阻）源端串电阻，相对于信号上升时间，传输线返回时延越长，台型架形状持续越长（已匹配）短串接传输线决定短传输线的特征有三个：突变引起的时延（TD）、突变处特性阻抗（Z0）、信号的上升时间（RT）。阻抗突变引起信号来回震荡产生反射噪声，为保持反射噪声低于电压摆幅5%，就要保证特性阻抗变化率小于10%。（电路板上阻抗的典型指标为+/- 10

8、%）在传输线电路中，由于不连续性的时间延迟从0%增加到40%，在传输线路中反射和传输信号。（PS：原书有漏图，此图为另外补的）短桩线传输线的反射对于分支很短的传输线，称为桩线。在分支点处容易产生来回震荡于该点到源端的反射，应用SPICE或行为仿真器是估计桩线对信号质量的影响的唯一可行的方法。经验法则：桩线长度小于信号上升边延伸的20%影响可忽略其中：BGA封装中常遇到，因此设计中需要谨慎。容性终端负载的反射实际接收器都有约2pF的门输入电容，另接收器封装信号引线与返回路径可能存在1pF的电容，若传输线末端排列3个存储器，此处负载可能为10pF。时域中，电容阻抗：下面给出C分别2,5,10pF时

9、的传输信号波形：根据以前的经验时间常数e 为R,C乘积（电压上升到1/e或37%的时间），因此10-90上升时间（经验）：模型可以看成RC充放电，R为传输阻抗连线中途容性负载反射测试焊盘、过孔、封装引线或者连接到互连线中途的短桩线，都有集总电容器的作用。在线性上升边中：其中经验法：电容阻抗应大于特性阻抗5倍等效处理：若特性阻抗为50电容单位nF，RT单位ns容性时延累加容性负载产生的影响有两类;接收端下冲噪声远端信号接收时间延迟电容与传输线如同RC滤波器，信号的10-90上升时间将增加。50%处的时延累加量称为时延累加（the delay adder ）传输线阻抗50，2、5、10pF电容对应

10、时延累加拐角与过孔的影响互连线出现拐角与过孔时，会对信号质量造成影响。下图为2个90拐角造成的信号突变。将拐角处导线放大近似处理成几个正方形粗略估计出，其中仿真采用2个100pF或者说总容量200pF电容进行，与实测结果非常接近。（65mil宽，50特性阻抗，r取4）经验法则：50传输线上的一个拐角的电容量（fF）约等于2倍线宽（mil）通常板上拐角电容量影响不会太大。过孔则对信号影响挺大，10层板中15in长均匀导线上分别带过孔和不带过孔测得TDR响应，导线阻抗约58，线宽8mil，信号上升时间50ps。导线中，SMA接插件的过孔和线上通孔电容约0.4pF。时延计算：0.5*50*0.4=1

11、0ps。实际测量9ps，非常接近。有载线当传输线上存在容性负载时，信号会发生失真，上升边也会延长，每个分立电容会降低他附近的阻抗。均匀分布容性负载的传输线称为有载线。对于均匀的无载传输线，特性阻抗、时延与单位长度电容和单位长度电感之间的关系：其中若导线每隔d1就分布一个容性负载C1，导线单位长度分布电容将上升为（C0l + C1/d1）从而导线的特性阻抗和时延变为其中感性突变产生的反射连接到传输线上的任何串联都有相应串联回路电感。信号会把回路电感认为成附加在传输线上的突变。信号将出现先升后降的非单调性变化，有可能引起误触发。线性上升的上升沿通过电感时的阻抗其中为确保电感阻抗低于导线阻抗的20%，可允许的最大感性突变约：其中在高频时，轴向式电阻已经不再适用，串联回路电感有10nH，而SMT式仅为2nH，分别用上述法则，RT最短分别为1ns和0.2ns。RT低到100ps时，SMT也不适用了，需要更高性能的SMT封装或者集成至电路板、封装中的电阻器。其中感性突变分别为0,1,5,10nH时接收信号的时延累加：补偿设计中常用插接件，电路中的串联回路电感不可避免，采用补偿的方式抵消这样的噪