FPGA习题集及参考答案讲解0001

1、1.2.3.4.5.6.7.8.9.10.11.12.13.14.15.16.17.18.19.20.21.22.23.24.25.26.27.28.29.30.31.32.习题集及参考答案填空题一般把EDA技术的开展分为()个阶段。FPGA/CPLD有如下设计步骤：原理图/HDL文本输入、适配、功能仿真、综合、编程下 载、硬件测试，正确的设计顺序是()。在EDA工具中，能完成在目标系统器件上布局布线的软件称为()。设计输入完成之后，应立即对文件进行()。基于硬件描述语言的数字系统设计目前最常用的设计方法称为()设计法。将硬件描述语言转化为硬件电路的过程称为()。IP核在EDA技术和开发中具有

2、十分重要的地位，以HDL方式提供的IP被称为()IP。SOC系统又称为()系统。SOPC系统又称为()系统。将硬核和固核作为() IP 核，而软核作为() IP 核。IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为()。HDL综合器就是逻辑综合的过程，把可综合的VHDL/Verilog HDL转化成硬件电路时，包含了三个过程，分别是()、()、()。EDA软件工具大致可以由五个模块构成，分别是设计输入编辑器、()、()、()和()。按仿真电路描述级别的不同，HDL仿真器分为()仿真、()仿真、()仿真和门级仿真。系统仿真分为()、()和()。()仿真是对设计输入的标准

3、检测，这种仿真通过只能表示编译通过，说明设计满足一定的语法标准，但不能保证设计功能满足期望。()仿真是对综合后的网表进行的仿真，它验证设计模块的根本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。()仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情况更加接近。)配置存储器结构。)。)的设计方法。)状态机两类。)、()、输入/输出端口)、( )。目前Xilinx 公司生产的FPGA主要采用了( 描述测试信号的变化和测试工程的模块叫做( 现代电子系统设计领域中的EDA采用(有限状态机可分为()状态机和(Verilog HDL 中的端口类型有三类： ( Veri

4、log HDL 常用两大数据类型： (FPGA / CPLD设计流程为：原理图/HDL文本输入-(硬件测试()是描述数据在存放器之间流动和处理的过程。连续赋值常用于数据流行为建模，常以()为关键词。Verilog HDL 有两种过程赋值方式：()和()。timescale 1ns/100ps中 1ns 代表()，100ps 代表()。未来的集成电路技术的开展趋势，把整上系统集成在一个芯片上去，这种芯片被称为()从互连结构上可将 PLD分为确定型和统计型两类。确定型结构的代表是()，统计型结构代表是()。CPLD是由()的结构演变而来的。FPGA勺核心局部是()，由内部逻辑块矩阵和周围 I/O接

5、口模块组成。33. 把基于电可擦除存储单元的 EEPROM或Flash技术的CPLD的在系统下载称为，这个过程就是把编程数据写入 e2cmo单元阵列的过程。34. 根据配置数据线数，器件配置可分为并行配置和串行配置两类。串行配置以为单位将配置数据载人可编程器件：而并行配置一般以为单位向可编程器件载入配置数据。35. FPGA的配置模式有从动串行模式、从动并行模式、主动串行模式、主动并行模式、以及模式。36. 可编程逻辑器件的配置方式分为和两类37. VerilogHDL 是在年正式推出的。38. 在 verilog HDL 的 always 块本身是语句。39. Verilog HDL 中的

6、always 语句中的语句是语句。40. Verilog HDL 提供了标准的系统任务，用于常用的操作。如显示、文件输入 / 输出等，系统函数前都有一个标志符 加以确认。41. Verilog HDL 很好地支持了“自顶向下的设计理念，即，复杂任务分解成的小模块完成后，可以通过的方式，将系统组装起来。模块，即，描述某种电路系统结构，功能，模块，即，为功能模块的测试提供信符号和下划线符号的组合。 ; 假设 a=2,b=3, 那么 c=。42. Verilog HDL 模块分为两种类型：一种是 以综合或者提供仿真模型为设计目的；另一种是 号源鼓励、输出数据监测。43. Verilog 语言中，标识

7、符可以是任意一组字母、数字、44. state ， State ，这两个标识符是同。45. assign c=ab? a ： b 中，假设 a=3,b=2, 那么 c=46. 在Verilog HDL的逻辑运算中，设 A=4 b1010,那么表达式A的结果为47. 在Verilog HDL的逻辑运算中，设a=2 ,b=0,那么a &b结果为，a | b结果为48. 在Verilog HDL 的逻辑运算中，设 a = 4 b1010,a 1结果是。、EDA名词解释1. ASIC ， 2.CPLD, 3.FPGA,4.IC, 5.LUT .6.PCB.7.RTL,8.FSM,9.GAL,10.IS

8、P, 11.JATG, 12.PBD,13.BBD三、选 择题1任 Verilog HDL 的端口声明语句中，用 关键字声明端口为双向端口A：inout B ： INOUT C ：BUFFERD ：buffer2 用 Verilog HDL 的 assign 语句建模的方法一般称为 方法。A:连续赋值 B :并行赋值 C :串行赋值D :函数赋值3 .IP核在EDA技术和开发中具有十分重要的地位，IP是指。A:知识产权 B :互联网协议 C :网络地址D :都不是4. 在 verilog HDL 的 always 块本身是 语句A:顺序 B :并行 C :顺序或并行 D :串行5. 6 .大规

9、模可编程器件主要有 FPGACPLD两类，以下对FPGA吉构与工作原理的描述中，正确的选项是A: FPGA是基于乘积项结构的可编程逻辑器件；B: FPGA是全称为复杂可编程逻辑器件；C:基于SRAM勺FPGA器件，在每次上电后必须进行一次配置；D:在Altera 公司生产的器件中，MAX7000系列属FPGA吉构。7 .以下EDA软件中，哪一个不具有逻辑综合功能：。A: ISE B : ModelSim C : Quartus II D : Synplify8. 以下标识符中， 是不合法的标识符。A: State0B: 9moon C: Not_Ack_0D: signal9. 关于 Veri

10、log HDL 中的数字，请找出以下数字中最大的一个: 。10111213141516171819202122232425262728293031A:8 b1111_1110 B :3 0276 C :3 d170 D :2 h3E大规模可编程器件主要有 FPGACPLD两类，以下对CPLD吉构与工作原理的描述中，正确的选项是A: CPLD是基于查找表结构的可编程逻辑器件；B： CPLD即是现场可编程逻辑器件的英文简称；C:早期的CPLD是从GAL的结构扩展而来；D:在Xilinx 公司生产的器件中，XC9500系列属CPLD结构；IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等

11、硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为 。A :瘦 IP B :固 IP C :胖 IP不完整的 IF 语句，其综合结果可实现A: 时序逻辑电路B: 组合逻辑电路CPLD的可编程是主要基于什么结构A :查找表 LUT C : PAL 可编程 BD :都不是。C : 双向电路 D : 三态控制电路:ROM可编程 D :与或阵列可编程HDL方式提供的IP被称为： 软 IP D ： 都不是；c= 4 b1xz0 那么以下式子的值为 1 的是A：a bB：a = c C ：13- a b)设a=2，b-0,那么以下式子中等于 X的是。A： a & bB： a | bC!

12、aD： x & aFPGA可编程逻辑基于的可编程结构基于)A： LUT 结构B ： 乘积项结构C ：PLDD ：都不对CPLD可编程逻辑基于的可编程结构基于。A： LUT 结构B ： 乘积项结构C：PLDD ：都不对以下运算符优先级最高的是。A： ！B： +C：&D： 那么 X= a ， b， c 的值的等于IP核在EDA技术和开发中具有十分重要的地位，以A： 硬 I PB ： 固 IP C 设 a = 4 b1010， b=4 b0001，设 a = 1 b1， b = 3 b101， c = 4 b1010将设计的系统按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程, A:设计

13、的输入B :设计的输出C :仿真D :综合一般把EDA技术的开展分为个阶段A：2 B ： 3 C ：4 D ：5设计输入完成之后，应立即对文件进行A:编译 BVHDL是 在A：1983 BVeril0g HDLA：1983 B：编辑 C ：功能仿真年正式推出的。：1985C ： 1987是在 年正式推出的。：1985C ： 1987：时序仿真： 1989： 1989为 。基于硬件描述语言的数字系统设计目前最常用的设计方法称为设计法A:自底向上 B :自顶向下 C :积木式 D :顶层在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件为。A:仿真器 B :综合器C :适配器 D :下载

14、器在EDA工具中，能完成在目标系统器件上布局布线的软件称为。A:仿真器 B :综合器C :适配器 D :下载器逻辑器件 属于非用户定制电路。A:逻辑门 B : PROM C : PLA D: GAL可编程逻辑器件PLD属于电路。A:半用户定制 B :全用户定制 C :自动生成 D :非用户定制32. 不属于PLD根本结构局部的是。A:与门阵列 B :输入缓存 C :与非门阵列 D:或门阵列33.任 Verilog HDL 的标识符使用字母的规那么是。：只允许小写A:大小写相同B :大小写不同 C :只允许大写 D :34.操作符是 Verilog HDL 预定义的函数命名，操作符是由A: 1

15、B : 2 C : 3 D : 13字符组成的35.在 Verilog HDL 模块中， task 语句类似高级语言中的 A:函数 B :常数 C :变量 D :子程序。36.在 Verilog HDL 模块中，函数调用时返回一个用于A:表达式 B :输出 C :输入 D :程序包的值。37.Verilog HDL 中的 always 语句中的语句是语句。A： 串行 B ： 顺序 C ： 并行 D ：顺序或并行38.嵌套的 if 语句，其综合结果可实现。A:条件相与的逻辑 B :条件相或的逻辑 C :条件相异或的逻辑 D :三态控制电路39. 嵌套的使用 if 语句，其综合结果可实现 。A:带

16、优先级且条件相与的逻辑电路B :双向控制电路C: 三态控制电路D:条件相异或的逻辑电路40. 以下哪个FPGA/CPLD设计流程是正确的。A:原理图/HDL文本输入- 功能仿真- 综合-适配- 编程下载-硬件测试B :原理图/HDL文本输入-适配- 综合- 功能仿真- 编程下载-硬件测试C :原理图/HDL文本输入- 功能仿真- 综合- 编程下载- 适配-硬件测试D:原理图/HDL文本输入-适配- 功能仿真-综合- 编程下载-硬件测试四、简答题1. 简述EDA技术的开展历程？2. 什么是EDA技术？3. 在EDA技术中，什么是自顶向下的设计方法？4. 自顶向下的设计方法有什么重要意义？5. 简

17、要说明目前现代数字系统的开展趋势是什么？6. 简述现代数字系统设计流程。7. 简述原理图设计法设计流程。8. 简述原理图设计法设计方法的优缺点。9. 什么是综合？综合的步骤是什么？10. 什么是基于平台的设计？现有平台分为哪几个类型？11. 目前，目前数字专用集成电路的设计主要采用三种方式？各有什么特点？12. 什么是SOCK术含义是什么？什么是 SOPC?13. SOPC技术含义是什么？ SOPCK术和SOCK术的区别是什么？14. SOPC技术是指什么？ SOPC勺技术优势是什么？15. 简要说明一下功能仿真和时序仿真的异同。设计过程中如果只做功能仿真，不做时序仿真， 设计的正确性是否能得

18、到保证？16. 综合完成的主要工作是什么？实现 Implement 完成的主要工作是什么？17. 主要的HDL语言是哪两种？ Verilog HDL语言的特点是什么？18. 简述阻塞赋值与非阻塞赋值的不同。19. 简述过程赋值和连续赋值的区别。20. 什么叫做IP核?IP在设计中的作用是什么？21 .什么是 IP 软核，它的特点是什么？22. 根据有效形式将 IP 分为哪几类？根据功能方面的划分分为哪两类？23. 比拟基于查找表的 FPGA和CPLD系统结构和性能上有何不同 ？24. 什么是数据流级建模？什么是行为级建模？25. timescale 指令的作用是什么。26. 采用HDL完成设计

19、后，必须应用测试程序(testbench )对设计的正确性进行验证。测27. 什么是FPGA CPLD他们分别是基于什么结构的可编程逻辑结构？28. CPLD是基于什么结构的可编程逻辑器件？其根本结构由哪几局部组成。29. FPGA是于什么结构的可编程逻辑器件？其根本结构由哪几局部组成。30. PLD器件按照编程方式不同，可以分为哪几类？31. 解释编程与配置这两个概念。32. 说明FPGA配置有哪些模式，主动配置和从动配置的主要区别是什么？33. 为什么在FPGA勾成的数字系统中要配备一个PROM E2PROM五、程序补充完整1. 下面程序是一个3-8译码器的VerilogHDL描述，试补充

20、完整。空(1) decoder_38(out,in)output7 : 0 out;input2 : 0 in;reg7 : 0 out空(2) (in)begi n空(3) (in)3 d7: out=8 b01111111;endcase空(4)空(5)2. 下面程序4位计数器的Verilog HDL描述，试补充完整。空( 1) count4(out ,reset,clk) output3 : 0 out;空(2) reset,clk;reg3 : 0 out;空( 3) (posedge clk)空(4)if(reset) out=0;else outv=out+1;end空(5)3.

21、下面程序描述一个时钟上升沿触发、同步复位的D触发器，试补充完整。空( 1) dflop(d , reset , clk , q);in put d , clk;in put reset;空( 2) q;reg q ;空(3) (posedge clk)if(reset)q = 0;elseq =空(4);空54. 用下面测试平台对 mux21u1二选一选择器进行测试，试补充完整。空1 1n s/100psModule 空2;reg A，B；reg SEL ；wire C ；mux21u1 .aA，.bB， .sel SEL ， .cC;空3begi nA = 0; B = 0; SEL = 0

22、;#10 begi n A=1;B=0;SEL=0; end#10 begin A=0;B=0;SEL=1;e nd#10 $ 空4;end空55. clock1是周期为20的时钟，clock_pshift 是clock1相移，试补充完整 空1 Gen_clock1 clock_pshift , clock1;output clock_pshift , clock1;reg clock1;wire clock_pshift;空2 T=20;parameter pshift=2;空3clock1 =0;always# T/2 clock 1=clock1;空4 #PSHIFT clock_psh

23、ift=clock1;空56. 下面程序描述了 8位移位存放器，试补充完整。空 1 shifter 空2 ,clr,dout;in put din ,clk,clr;output 空3 dout;reg7 : 0 dout;always posedge clkbegi nif 空 4 dout= 8b0;elsebegi ndout = dout 1;dout0 = din;end空5en dmodule7. 下面程序描述了一个数据选择器MUX试补充完整。空1 muxdata in1 , data_in2 , sel , data_out;in put data_ ini, data_ in2

24、;in put 1: 0 sei;output data_out;always (空 ( 2)begi ncase (空 ( 3)2 bOO : data_out = data_in1 A data_in2;2 bOI: data_out = data_in1 | data_in2;2 b10: data_out = data_in1 data_in2;2 b11: data_out =datan1;空(4) :data_out =2 bxx；endcaseend空(5)8 下面程序描述了一个返回两个数中的最大值的函数。试补充完整空(1) 3 : 0 max;空(2) 3 : 0 a，b;be

25、gi nif (空(3)max=a;elsemax=b;空(4)空(5)六、程序改错1. 下面的中有5处错误，试找出错误并修改正确。第 1 行 module divide2( clk , clk_o, reset)第 2 行 in put? clk , reset;第 3 行 output clk_o;第 4 行 wire in;第 5 行 wire out ;第 6 行 always ( posedge clk or posedge reset)第 7 行 if ( reset)第 8 行 out = 0;第9行 else第 10 行 out = in;第 11 行 assig n in v

26、=o ut;第 12 行 assign clk_o = out;2. 下面的中有5处错误，试找出错误并修改正确。第 1 行 module dff8(reset, d, q);第 2 行 in putclk;第 3 行 in putreset;第 4 行 input7 : 0 d;第 5 行 output q;第 6 行 reg7 : 0 q;第 7 行 initial (posedge clk)第 8 行 if(reset) 第 9 行 q = 0;第 10 行 else第 11 行 q =0;i=i-1)第 10 行 outi=ai&bi;第 11 行 end第 12 行 always(co

27、de or a or b)第 13 行 begin第 14 行 case(code)第 15 行2 b00：my_hand(a,b,c);第 16 行2 b01： c=a|b;第 17 行2 b10： c=a-b;第 18 行2 b11： c=a+b;第 19 行 end第 20 行 endmodule;6 下面的中有 5 处错误，试找出错误并修改正确 第 1行 module mux4_1(out,in0,in1,in2,in3,sel); 第 2行 input out;第 3行 input in0,in1,in2,in3;第 4行 input sel;第 5行 reg out;第 6行 al

28、ways ( )第7行case(sel)第8行2b01 ：out=in0;第9行2b01 ：out=in1;第10行2b10 ：out=in2;第11行2b11 ：out=in3;第12行default ：out=2bx;第13行endmodule7 下面的中有 5 处错误，试找出错误并修改正确。第 1行 module encoder8_3(none_on,outcode,a,b,c,d,e,f,g,h);第 2行 output none_on;第 3行 output3 ：0 outcode;第 4行 input a,b,c,d,e,f,g,h;第 5行 reg3 ：0 outtemp;第 6

29、行 assign none_on,outcode=outtemp;第 7行 always (a or b or c or d or e or f or g or h)第8行if(h)outtemp=4b0111;第9行else if(g)outtemp=4b0110;第10行else if(f)outtemp=4b0101;第11行else if(e)outtemp=4b0100;第12行else if(d)outtemp=4b0011;第13行else if(c)outtemp=4b0010;第14行else if(b)outtemp=4b0001;第15行else if(a)outtemp

30、=4b0000;第16行else ifouttemp=4b1000;第17行 end第18行 endmodule8下面的中有 5 处错误，试找出错误并修改正确。第1行 module shifter ;第2行 input din,clk,clr;第3行 output7 ：0 dout;第4行 reg7 ：0 dout;第5行 alway posedge clk第6行 if clr dout = 8b0;第7行 else第8行begin第9行dout = dout 1;第10行 dout0 = din;第11行 end第12行 endmodule七、程序分析与设计1. 设计 7人投票表决器，当大于

31、等于 4 票时输出为 1，否那么为 0。2. 试描述一个具有循环左移和循环右移功能的 8 位串入并出移位存放器。3. 试描述一个能实现 2倍分频功能的模块。4. 试描述一个异步复位、二十进制的减法计数器。5. 试描述一个带进位输入、输出的 4位全加器，其中端口： A、B为加数，CIN为进位输入，S为加 和，COU为进位输出。6. 试描述一个同步置数、同步清零的 8位加法计数器7. 分别用持续赋值和阻塞赋值方式描述的 2选 1多路选择器。8. 用阻塞赋值方式描述移位存放器。9. 用 for 语句实现 2个位数相乘。10. 试描述 83 优先编码器。11试描述一个异步清0、异步置1的D触发器。12

32、. 试描述一个 4位并串转换器。13. 设计一个序列检测器 ,用于检测串行的二进制序列 ,每当连续输入三个或三个以上的1 时, 序列检测器的输出为 1 ,其它情况下输出为 0。 1 画出状态图2写出实现程序。14. 设计一个状态机实现在时钟 clk 的控制下检测输入的串行数据是否为“ 110，画出状态转移图， 并写出设计实现程序。要求：当串行数据是“ 101时， flag_out =1 ，否那么 flag_out =0 。15. 以下图是一个含有下降沿触发的 D触发器的时序电路，试写出此电路的 VerilogHDL设计程序。16. 根据以下原理图写出相应的 Verilog 程序。习题集解答一、

33、填空题1. (32.( 3.适配器 4.(编译 5.(自顶向下 6.综合7.(软8.(片上系统 、可编程片上系统 9.(硬、 软10.(软 IP)11.(转化、 优化、映射12. HDL综合器、仿真器、适配器或布局、布线器、下载器13. 系统级、行为级、RTL级14. (行为仿真、功能仿真、时序仿真15.(行为 16.(功能 17.(时序18. (SRAM)19.测试平台testbench )20.自顶向下21. (Mealy )、( Moore)22.输入端口、输出端口23. 线网类型、存放器类型24.功能仿真、时序仿真25.数据流级建模26.( assign )27.阻塞赋值、非阻塞赋值2

34、8.时间单位、时间精度29.片上系统 SOC30.( CPLD、( FPGA)31.( 简单 PLD)32.逻辑单元阵列LCA)33.编程34.( Bit 比特) 、 (Byte 字节)35.( JTAG)36.主动配置、从动配置37.( 1983)38.并行39.顺序40.( $ )41.调用也称例化 42.功能、测试)43.($ )44.不同45.( 3 )、( 3)46.( 8b0101 )47.( 0)、( 1 )48. 4 bO1O1二、EDA名词解释1. Application Specific Integrated Circuit，专用集成电路2. Complex Program

35、mable Logic Device 复杂可编程逻辑块3. Filed Programmable Gate Array 现场可编程门阵列4. integrated circuit 集成电路5. look up table 查找表6. PrintedCircuitBoard印制电路板7. Register Transfer Level 存放器传输级8. Finite State Machine有限状态机9. Generic Array Logic可编程通用阵列逻辑10. 在系统编程11. 边界扫描测试 是一种可测试结构技术12. Platform-Based Design 基于平台的设计方法13

36、. Block-Based design 基于块的设计三、选 择题1-5 A A A B A 6-10 C B B A D 11-15 D A D C A16-20 D A B A D 21 25 A B A B A 26 30 B B C A A3135 C B D D A 3639 B A A A四、简 答题1. 答：1 二十世纪70年代，产生了第一代 EDA工具。 2到了 80 年代，为了适应电子产品在规模和制作上的需要，应运出现了以计算机仿真和自动 布线为核心技术的第二代 EDA技术。 3 90 年代后，随着科学技术的开展，出现了以高级语言描述、系统级仿真和综合技术为特征的 第三代ED

37、A技术。2. 答：EDA技术就是以计算机为工具，设计者在EDA软件平台上，对系统功能进行描述 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真， 直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。3. 答：自顶向下首先从系统设计入手，在顶层进行功能划分和结构设计，并在系统级采用仿真手段 验证设计的正确性，然后再逐级设计低层的结构，实现从设计、仿真、测试一体化。其方案的验证与设计、电路与PCE设计专用集成电路设计等都由电子系统设计师借助于EDA工具完成。4. 答：1基于PLD硬件和EDA工具支撑；2采用逐级仿真技术，以便及早发现问题修改设计方 案；

38、3基于网上设计技术使全球设计者设计成果共享，设计成果的再利用得到保证。 4复杂系统 的设计规模和效率大幅度提高。 5在选择器件的类型、规模、硬件结构等方面具有更大的自由度。5. 答：1电子设计最优化 EDO；2 在线可“重构技术。6. 答：设计准备、设计输入、设计处理、器件编程以及相应的功能仿真、时序仿真和器件测试三个 设计验证过程。7. 答：具体设计流程包括设计输入、功能仿真、综合、综合后仿真、约束设置、实现、布局布线后 仿真、生成配置文件与配置 FPGA8. 答：主要优点是容易实现仿真，便于信号的观察和电路的调整。原理图设计方法直观、易学。但 当系统功能较复杂时，原理图输入方式效率低，它适

39、应于不太复杂的小系统和复杂系统的综合设计。9. 答：将硬件描述语言转化成硬件电路的过程叫综合。综合主要有三个步骤：转化，优化，映射。10. 答：基于平台的设计方法是近几年提出的SOC软硬件协同设计新方法，是基于块的设计BBD方法的延伸，它扩展了设计重用的理念， 强调系统级复用，包含了时序驱动的设计和 BBD的各种技术， 支持软硬件协同设计，提供系统级的算法和结构分析。现有的设计平台分为四类：完整的应用平台；以处理器为中心的平台；以片内通信构造为中心的 平台；完整的可编程平台。11. 答：1全定制设计或基于标准单元的设计。所有的工艺掩模都需要从头设计，可以最大限 度地实现电路性能的优化。 然而，

40、由于其设计周期很长， 设计时间和本钱非常高， 市场风险也非常大。 2半定制设计或基于标准门阵列的设计。采用标准门阵列进行初步设计，待设计通过验证后， 再对各局部功能单元进行优化3基于可编程逻辑器件 PLD的设计。PLD的设计不需要制作任何掩模，根本不考虑布局布线问 题，设计本钱低，设计周期短，设计的风险低。12. 答：SOC就是将微处理器、模拟IP核、数字IP核和存储器或片外存储控制接口、数据通 路、与外部系统的数据接口等部件集成在单一芯片上。SOPC就是基于可编程逻辑器件的 SOC设计方案13. 答：SOP技术是以可编程逻辑器件 PLD取代ASIC，更加灵活、高效的技术 SOC解决方案。 S

41、SOP与 SOM区别就是FPGA与 ASIC的区别。SOPC是 SOC开展的新阶段，代表了当今电子设计的发 展方向。其根本特征是设计人员采用自顶向下的设计方法，对整个系统进行方案设计和功能划分，最 后系统的核心电路在可编程器件上实现。14. 答：SOPC技术是以可编程逻辑器件 PLD取代ASIC，更加灵活、高效的技术 SOC解决方案。 SOPC勺技术优势：1运用嵌入的微处理器软核；2采用先进的EDA开发工具；3由于连接延迟 时间的缩短，SOP可以提供增强的性能，而且由于封装体积的减小，产品尺寸也减小。15. 答：仿功能仿真用于验证设计的逻辑功能。它是在设计输入完成之后，选择具体器件进行编译之前

42、进行的逻辑功能验证，不包含延时信息。时序仿真是在选择了具体器件并完成布局、布线之后进行的快速时序检验，并可对设计性能作整体上的分析。由于不同器件的内部延时不一样，不同的 布局、布线方案会给延时造成不同的影响。只做功能仿真，不做时序仿真，设计的正确性是不能得到保证。16. 答：综合的主要工作将硬件描述语言转化成硬件电路。实现Implement 是指将综合输出的逻辑网表翻译成所选器件的底层模块与硬件原语，将设计映射到器件结构上，进行布局布线，到达 在选定器件上实现设计的目的17. 答：VHDL和Verilog HDL Verilog HDL语言允许用户在不同的抽象层次上对电路进行建模， 底层描述能力较强。18. 答：阻塞赋值： = ；必须是阻塞赋值完成后，才进行下一条语句的执行；赋值一旦完成，等 号左边的变量值立刻发生变化非阻塞赋值 =, 非阻塞赋值在赋值开始时计算表达式右边的值，到了本次仿真周期结束时才更新 被赋值变量即赋值不立刻生效；非阻塞赋值允许块中其他语句的同时执行。在同一个顺序块中, 非阻塞赋值表达式的书写顺序，不影响赋值的结果。19. 答：过程赋值和连续赋值的区别：过程赋值连续赋值无关键字过程连续赋值除外关键字assign用“=和“b(4) clr (5) end(3) sel(4)default(4)