数字FIR滤波器设计

1、目 录1 概述22 课程设计要求33 设计内容43.1课程设计题目及要求43.1.1 设计题目43.1.2 设计要求4 3.2数字滤波器简介及结构43.3设计方案的确定63.3.1滤波器的设计方法63.3.2 滤波器设计实现方法63.3.3 方案确定63.4设计方案的实现73.4.1利用fdatool工具设计fir数字滤波器73.4.2 fir数字滤波器的fpga实现103.5 仿真测试与分析244 参考文献301 概述我们学生通过这次的课设深入理解和消化了基本理论、进一步提高综合应用能力并且锻炼独立解决问题的能力，我们将数字信号处理、集成电路原理与应用和fpga系统设计与应用几门课程融合在一

2、起综合应用设计一个实用的数字fir滤波器。本报告中首先讲解了这次设计的具体内容，以及所要求的数字fir滤波器的技术指标。然后，数字滤波器的一些设计方法，并具体确定我这次设计所用的设计方案。滤波器在matlab中的设计方法应用。通过matlab得到所需滤波器的具体参数h（n），然后用这些所设计的参数，通过quartus ii工具编程具体实现滤波器功能。这次滤波器实现过程中，用到以下小模块：延时器，加法器，乘法器，减法器。2 课程设计要求及注意事项1 设计过程以小组为单位，各组设一个组长，负责组织和协调本小组的讨论、任务分工等；2 设计过程必须在本组内独立完成，不得跨组参考或抄袭，避免方案出现雷同

3、；3 设计书一律采用专用报告纸，用统一封面装订；4 课程设计原则上在3周内做完；5 最后一周周五进行优秀设计方案评选，在各组推选代表进行方案介绍的基础上，推选出2-3个优秀设计方案。6 学有余力的学生在完成必做设计内容的基础上，可对内容进一步展开设计，以提高综合应用能力，锻炼独立解决问题的能力。3 课程设计内容3.1 课程设计题目及要求3.1.1 设计题目：基于fpga的fir滤波器设计3.1.2 设计要求利用所学知识，采用matlab和fpga相结合完成fir滤波器的设计仿真。采用直接法或分布式算法实现fir数字滤波器，了解两种算法的优缺点，选择其中一种算法，得出用它来实现fir滤波器的硬件

4、结构，对其实现方式进行研究，分别采用合适的方法来设计，最后利用fpga器件实现fir数字滤波器的硬件电路，并用matlab对实现的结果进行仿真分析。设计指标：1）类型：fir低通2）系统采样频率：fs=10khz；3）输入序列位宽为8位的有符号数（最高位为符号位）；4）输出结果保留8位5）窗口类型为kaiser窗，=0.5；6）滤波器长度为n=16；3.2数字滤波器简介及结构 3.2.1 简介滤波器是用来进行频率选择或频率分辨操作的线性时不变系统的通称。数字滤波器通常都是应用于修正或改变时域或频域中信号的属性。最为普通的数字滤波器就是线性时间不变量(1inear timeinvariant，l

5、ti)滤波器。一个简单的数字滤波系统如图1-1所示。图中，x(t)为模拟信号，经过a/d转换器后变为一个有着先后顺序的数字序列x(n)。然后x(n)通过数字滤波系统h(z)，即得到数字滤波器的输出y(n)。h(z)为该数字滤波系统的单位脉冲响应h(n)的z变换 (3-1)若h(n)为无限长序列，则得到的数字滤波器为iir数字滤波器，又称递归滤波器；反之，若h(n)为有限长序列，则得到的数字滤波器为fir滤波器，也称非递归滤波器。一个线形时不变因果滤波器可表示为： (3-2)其中n为h(n)的长度，即滤波器的长度。滤波器的阶数为n-1。iir滤波器主要是基于对模拟滤波器如巴特沃斯滤波器、椭圆滤波

6、器等的幅频响应进行逼近，而其相频响应是非线性的。与iir滤波器不同，fir滤波器可以把相位特性设计成线性。这使得fir数字滤波器在信号无失真传输、数据通信、图像传输与处理、语音信号处理等有线性相位要求的领域应用广泛。fir滤波器的优点是软硬件实现结构简单，不用考虑系统的稳定性问题；缺点是实现较高性能的频率响应需要较高的滤波器阶数。3.2.2结构fir滤波器的单位抽样响应为有限长度，一般采用非递归形式实现。通常的fir数字滤波器有横截性和级联型两种。fir滤波器实现的基本结构有：(1)fir滤波器的横截型结构表示系统输入输出关系的差分方程可写作： (3-3) 直接由差分方程得出的实现结构如图2-

7、2所示：图3-1 横截型(直接型卷积型)若h(n)呈现对称特性，即此fir滤波器具有线性相位，则可以简化加横截型结构，下面分情况讨论：图3-2 图3-3图3-2 n为奇数时线性相位结构图 图3-3 n为偶数时线性相位结构图(2)fir滤波器的级联型结构将h(z)分解成实系数二阶因子的乘积形式： (3-4) 这时fir滤波器可用二阶节的级联结构来实现，每个二阶节用横截型结构实现。如图所示：图3-4 fir滤波器的级联结构这种结构的每一节控制一对零点，因而在需要控制传输零点时可以采用这种结构。3.3设计方案的确定3.3.1 滤波器设计实现方法一般有线性相位fir直接型结构和分布式算法的设计。3.3

8、.2方案确定经过多种方案的比较，本次设计最终的方案是：窗函数法的分布式结构fir数字滤波器。利用matlab提供的fdatool滤波器设计工具，采用窗函数法和分布式结构，编写vhdl语言，从而实现fir数字滤波器的设计。3.4 方案实现3.4.1 利用fdatool工具设计fir数字滤波器fdatool(filter design & analysis tool)是matlab信号处理工具箱里专用的滤波器设计分析工具，matlab6.0以上的版本还专门增加了滤波器设计工具箱(filter design toolbox)。fdatool可以设计几乎所有的基本的常规滤波器，包括fir和iir的各种

9、设计方法。它操作简单，方便灵活。fdatool界面总共分两大部分，一部分是design filter，在界面的下半部，用来设置滤波器的设计参数，另一部分则是特性区，在界面的上半部分，用来显示滤波器的各种特性。design filter部分主要分为：filter type(滤波器类型)选项，包括lowpass(低通)、highpass(高通)、bandpass(带通)、bandstop(带阻)和特殊的fir滤波器。design method(设计方法)选项，包括iir滤波器的butterworth(巴特沃思)法、chebyshev type i(切比雪夫i型)法、 chebyshev type

10、ii(切比雪夫ii型) 法、elliptic(椭圆滤波器)法和fir滤波器的equiripple法、least-squares(最小乘方)法、window(窗函数)法。filter order(滤波器阶数)选项，定义滤波器的阶数，包括specify order(指定阶数)和minimum order(最小阶数)。在specify order中填入所要设计的滤波器的阶数(n阶滤波器，specify ordern-1)，如果选择minimum order则matlab根据所选择的滤波器类型自动使用最小阶数。frenquency specifications选项，可以详细定义频带的各参数，包括采样频

11、率fs和频带的截止频率。它的具体选项由filter type选项和design method选项决定，例如bandpass(带通)滤波器需要定义fstop1(下阻带截止频率)、fpass1(通带下限截止频率)、fpass2(通带上限截止频率)、fstop2(上阻带截止频率)，而lowpass(低通)滤波器只需要定义fstop1、fpass1。采用窗函数设计滤波器时，由于过渡带是由窗函数的类型和阶数所决定的，所以只需要定义通带截止频率，而不必定义阻带参数。magnitude specifications选项，可以定义幅值衰减的情况。例如设计带通滤波器时，可以定义wstop1(频率fstop1处的

12、幅值衰减)、wpass(通带范围内的幅值衰减)、wstop2(频率fstop2处的幅值衰减)。当采用窗函数设计时，通带截止频率处的幅值衰减固定为6db，所以不必定义。本次设计滤波器的系数就是采用fdatool工具设计的滤波器。在matlab命令窗口中，执行“fdatool”命令，就会启动fdatool滤波器设计与分析工具，其图形界面如图3-8所示。 图3-5 fdatool界面选择窗函数法设计滤波器：直接使用fdatool工具进行滤波器设计。例如首先滤波器response type选择低通，选中fir类型，首先根据滤波器技术指标，选择窗函数的类型、长度、采样频率和截止频率。点击design f

13、ilter按键，即可得到设计的fir滤波器的频率响应和滤波器的系数。保存并关闭滤波器设计分析工具回到matlab主窗口，在命令编辑区输入num可得到工具的计算结果。对fir滤波器的系数进行调整，做整数化操作，可得到滤波器整数化的系数。fir滤波器设计系数的确定窗函数法低通滤波器：阶数：15 采样频率：10k 截止频率：1k 滤波器类型：窗函数法fir滤波器幅频响应滤波器相频响应滤波器系数导出后的系数num*（26），round(ans)求整3.4.2 fir数字滤波器的fpga实现采用分布式算法设计fir滤波器1)分布式算法基础 分布式算法（distributed arithmetic,da）

14、是一项重要的fpga技术，广泛地应用于计算乘积和： (3-1)这种算法可用于滤波器、卷积、相关、dft等凡是有乘累加运算的地方。 一个线性时不变网络的输出可用式（3-1）表示。假设为常量，为变量。对于有符号da系统，可表示为： (3-2）将式（3-2）代入式（3-1），得 （3-3）其中x(n)为（b+1）位，称为位乘积,其中b=0,b+1。函数的实现方法是利用一个lut实现映射，预先设定程序的lut接收一个n位的输入向量，输出为，各个映射都由相应的二次幂加权累加，最后得到一次滤波的结果。 由上分析可知，分布式算法是将乘法运算转换成基于查找表结构的移位相加算法，从而实现多个乘法运算操作。在被乘

15、数位数较少的情况下，相比直接的乘法器结构，这种算法有明显的速度和算法优势。这种算法尤其是在乘法器资源很少的fpga器件中有很大的应用前景。2) 并行的分布式算法 分布式算法有串行实现方式和并行实现方式。并行方式的算法结构如图3-10所示。图中rom的输出和求和结果的输出都加上了虚线框，这些虚线框为流水线寄存器。上下级流水线寄存器之间的数字电路按照时钟频率工作而不用考虑它们本身的延迟，这使得整个系统的工作频率增加，从而加快了运算速度。但是这种并行结构增加了额外的lut、寄存器和加法器。当输入数据位宽较少时，比如4到8位，这种实现方式会有令人满意的结果。图3-6 并行da结构3)本文采用并行分布式

16、算法的实现方案 图3-7 并行分布式算法实现框图如图所示，各个模块的实现步骤如下：（1）输入数据预处理模块 该模块用于将a/d转换器输出的8位有符号数据转换成二进制补码形式，并进行锁存。由于在计算机中采用的数据形式是二进制补码，为了仿真方便，在仿真时可以去掉这个模块。（2）并行延时模块 输入数据输送到并行延时模块，在每个时钟周期，把一组数据顺序时延，每经过15个时钟周期，就会有一个数据移出并行延时模块。这些并行时延模块是有15组d触发器串联而成，并且共用一个时钟。（3）预相加模块 由于线性相位fir滤波器的系数具有对称性，因此可以通过将对称的x(n)进行相加，这样可以节省（n-1）/2个乘法器

17、，从而降低了硬件的规模。（4）查找表模块该模块用于对位乘积的寻址。一个8位的地址，可以产生个数据。为了节约fpga资源，可以采用lut分割技术，将一个8位地址的lut分割成两个4位地址的lut。这样可以节省224个数据空间。因此，采用lut分割技术，可以节省大量硬件资源，避免了大容量rom的使用。 根据分布式算法，查找表存储的是滤波器系数的各种组合相加的结果，由于滤波器系数通常为浮点数，我们需要将其化为定点整数。（5）加法器模块 该模块用于将高4位lut选中的数据和低4位lut选中的数据进行相加，然后送入移位累加器模块。为了保证结果正确性，在相加前，需要对相加的两个有符号数进行符号位扩展。（6

18、）移位累加器模块 各个位产生的位乘积在这个模块中乘以各自的权重，也即左移相应的位数，然后相加得到最终结果。（7）输出处理模块由于移位累加器输出的是24位二进制数，为了得到16位字长的数据，需要对输出数据进行截去低8位，同时进行锁存输出。如果有必要，还需将输出的二进制补码转换为二进制原码。分布式结构的fpga实现。顶层原理图如下：1 寄存器（延时器） 原理图上标有yanshi的器件。输入8位数据，通过yanshi的d触发寄存器，达到延时的作用。2 预相加 数据通过add889,就是8位数字输入，9位数字输出加法器，完成第一级相加运算，因为本设计是16阶fir数字滤波器，它的滤波系数有对称的关系，

19、所以采用上面的第一级加法器，达到简化运算的效果。3 查找表 该步骤分为地址生成表和系数查找表，地址生成表是用来为查找系数做准备，以便尽快找到系数。4 移位根据fir滤波器的结构式分布图，要实现系数乘以20到28，在vhdl中想乘就是向左移位。5 累加第四步骤得到移位后的结果，两两相加，利用相加器模块，得到相加结果。6 输出处理 结果输出要求8位输出，但是fpga的结果是24位，因此要对结果进行处理，以便达到设计要求，因为之前一直是进行符号位扩展，只要截取符号位就能达到要求，用了一个d触发器和截取8位的原件图。d触发器是用来暂存24输出结果的，以防造成延时，达到输出结果错乱。二，详细说明 1 寄

20、存器（延时器）设计中用一系列d触发器组成延时器，实现延时功能。实现功能：在clk正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁。源文件：library ieee;use ieee.std_logic_1164.all;entity yanshi is port( clk : in std_logic; d : in std_logic_vector(7 downto 0); q : out std_logic_vector(7 downto 0) ); end yanshi; architecture hav of yanshi is begin process(clk) beg

21、in if(clkevent and clk=1) then q = d; end if; end process; end hav;2 预相加实现两个二进制数字的相加运算。当到达时钟上升沿时，将两数输入，运算，输出结果。源文件：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity add889 isport(clk : in std_logic; din1,din2 :in signed (7 downto 0); dout:out signed(8 downto 0);end add889;

22、architecture a of add889 issignal s1: signed(8 downto 0);signal s2: signed(8 downto 0);begin s1=(din1(7)&din1); s2=(din2(7)&din2);process(din1,din2,clk)beginif clkevent and clk= 1 thendout=s1+s2;end if;end process;end a;3 查找表1） 地址生成模块 生成系数地址，以便找到系数源文件：library ieee;use ieee.std_logic_1164.all;entity

23、address is port( clk : in std_logic; din0,din1,din2,din3 : in std_logic_vector(8 downto 0); s0,s1,s2,s3,s4,s5,s6,s7,s8 :out std_logic_vector(3 downto 0) ); end address; architecture a of address is begin process(clk ) begin if(clkevent and clk=1) then s0=(din3(0)&din2(0)&din1(0)&din0(0); s1=(din3(1)

24、&din2(1)&din1(1)&din0(1); s2=(din3(2)&din2(2)&din1(2)&din0(2); s3=(din3(3)&din2(3)&din1(3)&din0(3); s4=(din3(4)&din2(4)&din1(4)&din0(4); s5=(din3(5)&din2(5)&din1(5)&din0(5); s6=(din3(6)&din2(6)&din1(6)&din0(6); s7=(din3(7)&din2(7)&din1(7)&din0(7); s8=(din3(8)&din2(8)&din1(8)&din0(8); end if; end pro

25、cess;end a;2） 系数查找模块 mif文件的生成lpm_rom(0) lpm_rom(1)4 移位 以shift4为例源码如下：library ieee;use ieee.std_logic_1164.all;entity shift4 is port( clk : in std_logic; hn : in std_logic_vector(7 downto 0); dout : out std_logic_vector(15 downto 0) ); end shift4; architecture a of shift4 is signal aa: std_logic_vect

26、or(11 downto 0); begin process(clk ) begin if(clkevent and clk=1) then aa=hn&0000;end if;dout=aa(11)&aa(11)&aa(11)&aa(11)&aa(11 downto 0);end process;end a;5累加15位相加模块源library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity add16 isport(clk : in std_logic; din1,din2 :in signed (1

27、5 downto 0); dout:out signed(16 downto 0);end add16;architecture a of add16 issignal s1: signed(16 downto 0);signal s2: signed(16 downto 0);begin s1=(din1(15)&din1); s2=(din2(15)&din2);process(din1,din2,clk)beginif (clkevent and clk=1) thendout=s1+s2;end if;end process;end a；16位相加模块源程序library ieee;u

28、se ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity add17 isport(clk : in std_logic; din1,din2 :in signed (16 downto 0); dout:out signed(17 downto 0);end add17;architecture a of add17 issignal s1: signed(17 downto 0);signal s2: signed(17 downto 0);begin s1=(din1(16)&din1); s2=(din2(16)&di

29、n2);process(din1,din2,clk)beginif (clkevent and clk=1) thendout=s1+s2;end if;end process;end a；17位相加模块源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity add18 isport(clk : in std_logic; din1,din2 :in signed (17 downto 0); dout:out signed(18 downto 0);end add18;architectu

30、re a of add18 issignal s1: signed(18 downto 0);signal s2: signed(18 downto 0);begin s1=(din1(17)&din1); s2=(din2(17)&din2);process(din1,din2,clk)beginif (clkevent and clk=1) thendout=s1+s2;end if;end process;end a；18位相加模块源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity

31、 add19 isport(clk : in std_logic; din1,din2 :in signed (18 downto 0); dout:out signed(19 downto 0);end add19;architecture a of add19 issignal s1: signed(19 downto 0);signal s2: signed(19 downto 0);begin s1=(din1(18)&din1); s2=(din2(18)&din2);process(din1,din2,clk)beginif (clkevent and clk=1) thendou

32、t=s1-s2;end if;end process;end a；3.4 仿真测试与分析为了测试15阶等波纹fir低通滤波器的滤波性能，本设计加入了输入 的信号，其中是叠加在上的噪声。如图4-4所示，假设抽样频率为1000，则经过抽样的输入序列为： ，取n=0,139,由于为浮点数，本设计将扩大24倍，得到，然后再取整。具体如表3-7所示：表3-7 输入序列的处理n取整n取整n取整n取整016.00161032.00322016.001630001-13.49-1311-0.19021-18.50-1931-31.80-32220.94211231.21312211.0511320.7813-

33、8.73-913-1.74-223-23.26-2333-30.25-30425.40251428.9429246.597343.0535-4.68-415-4.6-525-27.31-2735-27.31-27628.94291625.4025263.053366.577-1.74-217-8.7-927-30.25-3037-23.26-23831.21311820.9421280.7813811.05119-0.19019-13.49-1329-31.80-3239-18.50-19抽样，放大取整后的40个输入数据如下：din=16,-13,21 ,-9, 25,-4,29, -2, 31,0,32, 0, 31, -2,29, -5,25, -9, 21,-13,16,-19, 11,-23,7,-27,3,-30, 1, -32,0, -32,1,-30, 3,-27,7,-23,11,-19滤波系数：h=-3，-2，-1，1，5，8，11，13，13，11，8，5，1，-1，-2，-3quartusii仿真结果如下如仿真图输出为：dout=-1，0，-1，0，0，1，0，2，3，4，6，8，10，12，13，16，16，19，15，16，12，13，6，9，3，4，-2