常用集成时序逻辑器件及应用PPT学习教案

1、会计学1常用集成时序逻辑器件及应用常用集成时序逻辑器件及应用16.1 集集 成成 计计 数数 器器 集成计数器具有功能较完善、通用性强、功耗低、工作速率高且可以自扩展等许多优点，因而得到广泛应用。 目前由TTL和CMOS电路构成的MSI计数器都有许多品种， 表16-1 列出了几种常用TTL型MSI计数器的型号及工作特点。 第1页/共84页表 16-1 常用TTL型MSI计数器 第2页/共84页16.1.1 常用集成计数器功能分析常用集成计数器功能分析 1. 异步集成计数器异步集成计数器74LS90 74LS90是二五十进制异步计数器，其内部逻辑电路及传统逻辑符号分别如图16-1(a)、 (b)

2、所示。它包含两个独立的下降沿触发的计数器，即模2(二进制)和模5(五进制)计数器； 异步清0端R01、R02和异步置9端S91、S92均为高电平有效，图 16-1(c)为74LS90的简化结构框图。采用这种结构可以增加使用的灵活性。74LS196、74LS293等异步计数器多采用这种结构。 第3页/共84页图 16-1 74LS90计数器(a) 逻辑图； (b) 传统逻辑符号； (c) 结构框图 S1JC11KRS1JC11KR1JC11K1 R1JC11K1 R&FFAFFBFFCQAQBQC&R01R02CP2CP1&S92S91QDQAQBQCQDCP1CP2S91S92R01R02(a

3、)(b)74LS90M=2M=5QAQBQCQDS91S92R01R02CP1CP2(c)FFD第4页/共84页 74LS90的功能表如表16-2 所示。从表中看出，当R01R02=1， S91S92=0时，无论时钟如何，输出全部清0；而当S91S92=1时，无论时钟和清0信号R01、R02如何，输出就置9。这说明清0、置9都是异步操作，而且置9是优先的，所以称R01、R02为异步清0端，S91、S92为异步置9端。 表 16-2 74LS90功能表 第5页/共84页 当满足R01R02=0、S91S92=0时电路才能执行计数操作，根据CP1、CP2的各种接法可以实现不同的计数功能。当计数脉冲

4、从CP1输入，CP2不加信号时，QA端输出2分频信号，即实现二进制计数。当CP1不加信号，计数脉冲从CP2输入时，QD、 QC、QB实现五进制计数。实现十进制计数有两种接法。图7-2(a)是8421 BCD码接法，先模2计数，后模5计数，由QD、QC、 QB、QA 输出8421 BCD码，最高位QD作进位输出。图16-2(b)是5421 BCD码接法，先模5计数，后模2计数，由QA、QD、 QC、QB输出5421 BCD码，最高位Q作进位输出，波形对称。 两种接法的状态转换表(也称态序表)见表 16-3。 第6页/共84页表 16-3 两种接法的态序表 第7页/共84页图 16-2 74LS9

5、0构成十进制计数器的两种接法(a) 8421 BCD码接法； (b) 5421 BCD码接法 QAQBQCQDCP1CP274LS90CP(a)(b)QAQBQCQDCP1CP274LS90CPS91S92R01R02S91S92R01R02第8页/共84页 2. 同步集成计数器同步集成计数器74161 74161是模24(四位二进制)同步计数器，具有计数、保持、 预置、清0功能，其逻辑电路及传统逻辑符号分别如图7-3(a)、 (b)所示。它由四个JK触发器和一些控制门组成，QD、 QC、QB、QA 是计数输出，QD 为最高位。74LS161与74161内部电路不同，但外部引脚图及功能表均相同

6、。 OC为进位输出端，OC=QDQCQBQAT，仅当T=1且计数状态为1111时，OC才变高，并产生进位信号。 第9页/共84页&C11KR1J&1&C11KR1J&1&C11KR1J&1&C11KR1J&1&TPD1CrC1CP计数脉冲BA1LDQAQBQCQDOC(b)QAQBQCQDPCPABCD74161TCrLDOC(a)(MSB)图 16-3 74161计数器(a) 逻辑图； (b) 传统逻辑符号 第10页/共84页 CP为计数脉冲输入端，上升沿有效。 Cr为异步清0端，低电平有效，只要Cr=0，立即有QDQCQBQA=0000，与CP无关。 LD为同步预置端，低电平有效，当Cr=

7、1，LD=0，在CP上升沿来到时，才能将预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。 P、T为计数器允许控制端，高电平有效，只有当Cr=LD=1， PT=1，在CP作用下计数器才能正常计数。当P、T中有一个为低时，各触发器的J、K端均为0，从而使计数器处于保持状态。P、T的区别是T影响进位输出OC，而P则不影响OC。 第11页/共84页表16-4 74161功能表 第12页/共84页图图 16-4 74161 时序图时序图 CrLDABCDCPPTQAQBQCQD12131415012清除 置数计数保持OC第13页/共84页3. 十进制可逆集成计数器十进制可逆集成计

8、数器74LS192 图 16-5 74LS192传统逻辑符号 QDQCQBQACP+DCBA74LS192CrLDOCOBCP(MSB)第14页/共84页表 16-5 74LS192功能表 第15页/共84页 该器件为双时钟工作方式，CP+是加计数时钟输入，CP-是减计数时钟输入，均为上升沿触发，采用8421 BCD码计数。 Cr为异步清0端，高电平有效。 LD为异步预置控制端，低电平有效，当Cr=0、LD=0时预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。 进位输出和借位输出是分开的。 OC为进位输出，加法计数时，进入1001状态后有负脉冲输出，脉宽为一个时钟周期。

9、 OB为借位输出，减法计数时，进入0000状态后有负脉冲输出，脉宽为一个时钟周期。 第16页/共84页4. 二进制可逆集成计数器二进制可逆集成计数器74LS169 图16-6 74LS169传统逻辑符号 表 16-6 74LS169功能表 QDQCQBQAD CBA74LS169CPLDOC(MSB)PTU/D第17页/共84页 74LS169的特点如下： 该器件为加减控制型的可逆计数器，U/D=1时进行加法计数，U/D=0时进行减法计数。模为16，时钟上升沿触发。 LD为同步预置控制端，低电平有效。 没有清0端， 因此清0靠预置来实现。 进位和借位输出都从同一输出端OC输出。当加法计数进入1

10、111后，OC端有负脉冲输出，当减法计数进入0000后，OC端有负脉冲输出。输出的负脉冲与时钟上升沿同步，宽度为一个时钟周期。 P、T为计数允许端，低电平有效。只有当LD=1，P=T=0， 在CP作用下计数器才能正常工作，否则保持原状态不变。 第18页/共84页图 16-7 74LS169时序工作波形图 LD置入ABCDCP数据输入U/DP和TQAQBQCQD1314150212210151413减法计数保持加法计数置入OC第19页/共84页16.1.2 集成计数器的级联集成计数器的级联 1. 异步级联异步级联 用前一级计数器的输出作为后一级计数器的时钟信号。这种信号可以取自前一级的进位(或借

11、位)输出，也可直接取自高位触发器的输出。 此时若后一级计数器有计数允许控制端，则应使它处于允许计数状态。图7-8是两片74LS90按异步级联方式组成的 1010=100进制计数器。图中每片74LS90接成8421 BCD码计数器，第二级的时钟由第一级输出QD提供。第一级每经过10个状态向第二级提供一个时钟有效沿，使第二级改变一次状态。 第20页/共84页图 16-8 74LS90的级联扩展 QAQBQCQDCP1CP274LS90(1)QAQBQCQDCP1CP274LS90(2)S91S92R01R02S91S92R01R02第21页/共84页 2. 同步级联同步级联 同步级联时，外加时钟信

12、号同时接到各片的时钟输入端，用前一级的进位(借位)输出信号作为下级的工作状态控制信号(计数允许或使能信号)。只有当进位(借位)信号有效时， 时钟输入才能对后级计数器起作用。在同步级联中，计数器的计数允许(使能)端和进位(借位)端的连接有不同的方法，常见的有两种： 利用T端串行级联，各片的T端与相邻低位片的OC相连， 级联电路如图7-9(a)所示。从图中看出，因T1=1，所以 01234567245672301231012312QQQQQQQQTQQQQOTQQQQTQQQQOTCC第22页/共84页当片1开始计数，但未计满时，由于T2=0, 所以片2、片3均处于保持状态。只有当片1计满需要进位

13、时，即T2=OC1=1时， 片2才在下一个时钟作用下加1计数。同理，只有当低位片各位输出全为1，即T3=OC2=1时，片3才可能计数。 这种级联方式工作速度较低，因为片间进位信号OC是逐级传递的。例如， 当Q7Q0=11111110时，T3=0，此时若CP有效，使Q0由01， 则经片1延迟建立OC1，再经T2到OC2的传递延迟，T3才由01， 待片3内部稳定后，才在下一个CP作用下使片3开始计数。因此，计数的最高频率将受到片数的限制，片数越多，计数频率越低。 第23页/共84页图 16-9 74161的两种同步级联方式 QAQBQCQDQ0Q1Q2Q3OC1P1T174161(1)QAQBQC

14、QDQ4Q5Q6Q7OC2P2T21QAQBQCQDQ8Q9Q10Q11OC3P3T311CCP(a)QAQBQCQDQ0Q1Q2Q3OC1P1QAQBQCQDQ4Q5Q6Q7OC2P2T2QAQBQCQDQ8Q9Q10Q11OC3P3T31CP(b)74161(2)74161(3)74161(3)74161(1)74161(2)CPCPCPCPT11CPCP&COC1OC3(c)第24页/共84页 利用P、T双重控制，最低位片的OC1并行接到其它各片的P端，只有T2不与OC1相连，其它高位片的T端均与相邻低位片OC相连。级联电路如图 16-9(b)所示。 从图中看出： 45672456723

15、012310123123211QQQQTQQQQOTQQQQTQQQQOPPTTCC第25页/共84页 显然，只有P3=1,T3=1，即低片各位输出全为1时,片3才可能计数，但OC传递比第一种方法快多了。例如，Q7Q0=11111110时T3已经为1，虽然P3=0，但只要有CP作用， Q0由01，只需经片1延迟，就可以使P3=OC1=1，片3稳定后，在CP作用下便可开始计数。因此这种接法速度较快，而且级数越多，优越性越明显。但这种接法其最高位片的进位OC3=1时并不表示计数器已计到最大值，只有将最高位片OC3和片1的OC1相与，其输出才能作为整个计数器的进位输出，见图 16-9(c)。 第26

16、页/共84页16.1.3 任意模值计数器任意模值计数器 集成计数器可以加适当反馈电路后构成任意模值计数器。 设计数器的最大计数值为N，若要得到一个模值为M(N)的计数器，则只要在N进制计数器的顺序计数过程中，设法使之跳过(N-M)个状态，只在M个状态中循环就可以了。通常MSI计数器都有清0、置数等多个控制端，因此实现模M计数器的基本方法有两种：一种是反馈清0法(或称复位法)， 另一种是反馈置数法(或称置数法)。 第27页/共84页 1. 反馈清反馈清0法法 这种方法的基本思想是：计数器从全0状态S0开始计数， 计满M个状态后产生清0信号，使计数器恢复到初态S0，然后再重复上述过程。具体做法又分

17、两种情况： 异步清0。计数器在S0SM-1共M个状态中工作，当计数器进入SM状态时，利用SM状态进行译码产生清0信号并反馈到异步清0端，使计数器立即返回S0状态。其示意图如图7-10(a)中虚线所示。由于是异步清0，只要SM状态一出现便立即被置成S0状态，因此SM状态只在极短的瞬间出现，通常称它为“过渡态”。在计数器的稳定状态循环中不包含SM状态。 第28页/共84页图 16-10 实现任意模值计数器的示意图(a) 清0法； (b) 置数法 SN1S0S1SN2SMSM1SM2S2复位(a)S0Si1SiSN1Si+MSi+M1Si+M2Si+1置数(b)第29页/共84页 同步清0。计数器在

18、S0SM-1共M个状态中工作，当计数器进入SM-1状态时，利用SM-1状态译码产生清0信号并反馈到同步清0端，要等下一拍时钟来到时，才完成清0动作，使计数器返回S0。可见，同步清0没有过渡状态，其示意图如图 7-10(a)中实线所示。 第30页/共84页 2. 反馈置数法反馈置数法 置数法和清0法不同，由于置数操作可以在任意状态下进行，因此计数器不一定从全0状态S0开始计数。它可以通过预置功能使计数器从某个预置状态Si开始计数，计满M个状态后产生置数信号，使计数器又进入预置状态Si，然后再重复上述过程，其示意图如图16-10(b)所示。这种方法适用于有预置功能的计数器。对于同步预置的计数器，使

19、置数(LD)有效的信号应从Si+M-1状态译出，等下一个CP到来时，才将预置数置入计数器，计数器在Si、Si+1、 Si+M-1共M个状态中循环， 如图7-10(b)中实线所示；对于异步预置的计数器，使置数(LD)有效的信号应从Si+M状态译出，当Si+M状态一出现，即置数信号一有效，立即就将预置数置入计数器，它不受CP控制，所以Si+M状态只在极短的瞬间出现，稳定状态循环中不包含S i+M，如图16-10(b)中虚线所示。 第31页/共84页 综上所述，采用反馈清0法或反馈置数法设计任意模值计数器都需要经过以下三个步骤： 选择模M计数器的计数范围，确定初态和末态； 确定产生清0或置数信号的译

20、码状态，然后根据译码状态设计译码反馈电路； 画出模M计数器的逻辑电路。 第32页/共84页 【例例16-1】 用用74LS90实现模实现模7计数器。计数器。 解：解：因为74LS90有异步清0和异步置9功能，并有8421BCD码和5421BCD码两种接法，因此可以用四种方案设计。 异步清0法。 计数范围是 06， 计到7时异步清0。 8421 BCD码接法的态序表如表16-7 所示。计数器输出QD、QC、QB、QA 的有效状态为00000110，计到0111时异步清0，译码状态为0111，利用部分译码设计译码门，故R01R02=QCQBQA，即当QC、QB、QA全为高时R01R02=1，使计数

21、器复位到全0状态。 第33页/共84页 5421 BCD码接法的态序表如表 16-8 所示。计数器输出QA、QD、QC、QB 的有效状态为 00001001，计到 1010 时异步清0，译码门逻辑方程为R01R02=QCQA。两种接法的波形图和逻辑电路分别如图16-11(a)、 (b)所示。从波形图中可看出，在过渡态 0111 和 1010 中，输出端都有“毛刺”，这是异步清0产生的。 第34页/共84页表表 16-7 清清0法法8421BCD码态序表码态序表 第35页/共84页表表 16-8 清清0法法5421BCD码态序表码态序表 第36页/共84页图图 16-11 例例 16-1 清清0

22、法逻辑图和时序图法逻辑图和时序图(a) 8421 BCD码接法；码接法； (b) 5421 BCD码接法码接法 QAQBQCQDCP1CP2S91S92R01R0274LS90&CPCP123456789QAQBQCQDR01R02(a)(b)QAQBQCQDCP1CP2S91S92R01R0274LS90&CPCP123456789QBQCQDQAR01R02第37页/共84页 反馈置 9 法。 以9为起始状态，按9、0、1、2、3、4、5 顺序计数，计到 6 时异步置 9。 8421 BCD码接法。态序表如表16-9所示，译码逻辑方程为S91S92=QCQB，其逻辑电路如图 16-12(a

23、)所示。 5421 BCD码接法。态序表如表16-10所示，译码逻辑方程为S91S92=QAQB，其逻辑电路如图 16-12(b)所示。 第38页/共84页表表16-9 置置9法法8421BCD码态序表码态序表 第39页/共84页表表 16-10 置置9法法5421 BCD码态序表码态序表第40页/共84页图 16-12 例 16-1 置9法逻辑图(a) 8421 BCD码接法； (b) 5421 BCD码接法 QAQBQCQDCP1CP2S91S92R01R0274LS90CP(a)(b)QAQBQCQDCP1CP2S91S92R01R0274LS90CP第41页/共84页 【例例16-2】

24、用74161实现模7计数器。 解解： 74161有异步清0和同步置数功能，因此可以采用异步清 0 法和同步置数法实现任意模值计数器。 采用异步清 0 法和74LS90相似，不同的是74161的异步清0 端Cr是低电平有效，因此译码门应采用与非门。模 7 计数器态序表见表 16-11(a)，逻辑图见图 16-13(a)。 置数法是通过控制同步置数端LD和预置输入端DCBA来实现模M计数器。由于置数状态可在N个状态中任选，因此实现的方案很多，常用方法有三种： 第42页/共84页 同步置0法(前M个状态计数)。 选用S0SM-1共M个状态计数，计到SM-1时使LD=0，等下一个CP来到时置0，即返回

25、S0状态。这种方法和同步清0 似，但必须设置预置输入DCBA=0000。本例中M=7，故选用 00000110 共七个状态，计到 0110 时同步置 0 ，LD=QCQB，其态序表见表16-11(b)，逻辑图见图16-13(b)。 第43页/共84页 OC置数法(后M个状态计数)。 选用SiSN-1共M个状态，当计到SN-1状态并产生进位信号时，利用进位信号置数，使计数器返回初态Si。同步置数时预置输入数的设置为N-M。本例要求M=7，预置数为16-M=9, 即DCBA=1001，故选用10011111共七个状态，计到 1111 时利用OC同步置数，所以LD=OC，其态序表见表16-11(c)

26、，逻辑图见图 16-13(c)。 第44页/共84页 中间任意M个状态计数。 随意选用SiSi+M-1共M个状态，计到Si+M-1时译码使LD=0，等下一个CP来到时返回Si状态。本例选用 00101000 共七个状态，计到 1000 时同步置数，故LD=QD，DCBA=0010，态序表见表 16-11(d)，逻辑图见图 16-13(d) 。 第45页/共84页图 16-13 例 16-2 模 7 计数器的四种实现方法 QAQBQCQDPCr74161A B C D&T1LD(a)QAQBQCQDPCr74161A BC D&T1LD(b)QAQBQCQDPCr74161A BC DT1LD(

27、c)OC110011QAQBQCQDPCr74161A B C DT1LD(d)OC101001OCOC1CPCPCPCPCPCPCPCP第46页/共84页表表 16-11 例例 16-2 态序表态序表 第47页/共84页 如果要求实现的模值M超过单片计数器的计数范围时， 必须将多片计数器级联，才能实现模M计数器。常用的方法有两种： 将模M分解为M=M1M2Mn，用n片计数器分别组成模值为M1、M2、 、Mn的计数器，然后再将它们异步级联组成模M计数器。 先将n片计数器级联组成最大计数值NM的计数器，然后采用整体清 0 或整体置数的方法实现模M计数器。 第48页/共84页 【例例16-3】试用

28、74LS90实现模 54 计数器。 解解：因一片74LS90的最大计数值为10，故实现模54计数器需要用两片74LS90。 大模分解法。 可将M分解为 54=69，用两片74LS90分别组成8421BCD码模 6、模 9 计数器，然后级联组成 M=54 计数器，其逻辑图如图 7-14(a)所示。图中，模 6 计数器的进位信号应从QC输出。 第49页/共84页 整体清 0 法。 先将两片74LS90用8421BCD码接法构成模100计数器，然后加译码反馈电路构成模54计数器。过渡态 ，所以译码逻辑方程为 。 模 54 计数器的逻辑图如图 16-14(b)所示。 01010100ABCDBCDQQ

29、QQQQQCACQQQRRRR02010201图图 16-14 例例 16-3 用用 74LS90 实现模实现模 54 计数器逻辑图计数器逻辑图(a) 大模分解法大模分解法; (b) 整体清整体清 0 法法 QAQBQCQD74LS90S91CPCP1CP2S92R01R02QAQBQCQD74LS90S91CP1CP2S92R01R02(a)QAQBQCQD74LS90S91CPCP1CP2S92R01R02QAQBQCQD74LS90S91CP1CP2S92R01R02&(b)第50页/共84页 【例16-4】 试用 74161 实现模 60 计数器。 解：解： 因一片 74161 最大计

30、数值为 16，故实现模 60 计数器必须用两片 74161。 大模分解法。 可将M分解为 60=610，用两片 74161 分别组成模 6、 模 10 计数器，然后级联组成模 60 计数器，逻辑电路如图 16-15(a)所示。 第51页/共84页(a)QAQBQCQDOCABCDPTCrCP1LD74161011011QAQBQCQDOCPT1741611QAQBQCQDOCABCDPTCr1LD741611QAQBQCQDOCABCDPTCrLD741611&(b)QAQBQCQDOCABCDPTCr1LD741611QAQBQCQDOCABCDPTCrLD741611001000111(c

31、)CPCPCPCPABCDCrLD01101CPCPCPCP图 16-15 例 16-4 模 60 计数器逻辑图(a) 大模分解法； (b) 整体置 0 法； (c) OC整体置数法 第52页/共84页 整体置数法。 先将两片74161 同步级联组成 N=162=256 的计数器，然后用整体置数法构成模60计数器。图16-15(b)为整体置0逻辑图， 计数范围为 059，当计到 59(00111011)时同步置0。图16-15(c)为OC整体置数法逻辑图，计数范围为 196255，计到 255(OC=1)时使两片LD均为 0，下一个CP来到时置数，预置输入=256-M=196, 故DCBADC

32、BA=(196)10=(11000100)2。 第53页/共84页 通常，凡是具有预置功能的加(减)计数器都可以实现可编程分频器，只要用进位(或借位)输出去控制置数端，使加计数计到SN-1状态，或减计数计到S0状态时置数控制端有效，使计数器又进入Si预置状态。这样计数器总是在SiSN-1(或S0)共M个状态中循环，从而构成模M计数器。表16-12列出了在不同工作条件下预置输入数的设置方式。表中N为最大计数值，M为要求实现的模值。对于同步置数加法计数器，预置值=N-M=M补，M=N-预=预补，即如果已知M，只要求出M补(M的各位求反，末位加 1)，即可求得预置值；同理，若已知预置值，只要求出预补

33、即可求得模M的值。可见用这种方法设计可编程分频器是很简便的。 第54页/共84页表 16-12 可编程计数器预置输入数的设置 第55页/共84页 【 例例 16-5 】图 16-16 为可编程分频器，试分别求出M=100 和M=200 时的预置值；若I7I0=01101000，试求M值。 解：解：该电路为同步置数加法计数器，最大计数值N=256。 根据预置值=N-M=M补，可求得： 当M=(100)10=(01100100)2时，预置值DCBADCBA=M补=10011100；当M=(200)10=(11001000)2 时，预置值DCBADCBA=M补=00111000。 当I7I0=011

34、01000 时，由于M=预补，因此M=01101000补=(10011000) 2=152。 第56页/共84页图 16-16 例 16-5 可编程分频器 QAQBQCQDOCABCDPT1LD74161QAQBQCQDOCTPLD74161CPI0I1I2I31I4I5I6I7CPABCDCP第57页/共84页 【 例例 16-6 】 分别用74LS192 和 74LS169 实现模 6加法计数器和模 6 减法计数器。 解：解： 用74LS192实现模6加、减计数器。由于74LS192为异步预置，最大计数值N=10，因此，加计数时预置值=N-M-1=10-6-1=3，减计数时，预置值=M=6

35、。其态序表分别如表 16-13(a)、 (b)所示， 逻辑图如图 16-17(a)、 (b)所示。 用74LS169实现模 6 加、减计数器。由于74LS169为同步置数，最大计数值N=16，因此，加计数时预置值=N-M=16-6=10=(1010) 2, 减计数时预置值M-1=6-1=5=(0101)2。其态序表分别如表 16-13(c)、 (d)所示，逻辑图如图16-17(c)、(d)所示。 第58页/共84页表 16-13 例 16-6 态序表 第59页/共84页图图 16-17 例例 16-6 模模 6 计数器计数器(a)、 (c) 模模6加法计数器；加法计数器； (b)、 (d) 模

36、模6减法计数器减法计数器 QDCPCP+CrQCQBQAOCOBABCDLDCP1(a)QDCPCP+CrQCQBQAOCOBABCDLDCP1(b)QDCPQCQBQAU/DOCABCDLDCP(c)10101QDCPQCQBQAU/DOCABCDLDCP(d)100174LS16974LS19274LS19274LS16911PTPT第60页/共84页16.2 集成寄存器和移位寄存器集成寄存器和移位寄存器 16.2.1 常用集成寄存器常用集成寄存器 一类是由多个(边沿触发)D触发器组成的触发型集成寄存器， 如74LS171(4D)、74LS175(4D)、74LS174(6D)、 74LS

37、273(8D)等。图 16-18(a)是74LS171的逻辑符号，其功能表如表 16-14 所示。其中Cr为异步清 0 端，当Cr=1时，在CP上升沿作用下，输出Q接收输入代码，若CP无效时输出保持不变。 第61页/共84页 另一类是由带使能端(电位控制式)D触发器构成的锁存型集成寄存器，如74LS375(4D)、74LS363(8D)、 74LS373(8D)等。图 16-18(b)是八D锁存器 74LS373的逻辑符号，其功能表见表 16-15。当EN1EN0=10 时，输出Q随输入D变化，接收输入代码；当EN1EN0=00 时锁存代码；当EN0=1时，输出端的三态门处于禁止状态，因此输出

38、为高阻。 第62页/共84页表 16-14 74LS171 功能表 第63页/共84页表 16-15 74LS373 功能表 第64页/共84页图 16-18 集成寄存器(a) 74LS171 的逻辑符号； (b)74LS373的逻辑符号 1Q 1Q 2Q 2Q 3Q 3Q 4Q 4Q(a)CP1D2D3D4DCr1Q 2Q 3Q 4Q 5Q 6Q 7Q 8Q(b)EN01D 2D 3D 4DEN174LS17174LS3735D 6D 7D 8D第65页/共84页7.2.2 常用集成移位寄存器常用集成移位寄存器 1. 四位双向移位寄存器四位双向移位寄存器74LS194 74LS194是四位通

39、用移存器，具有左移、右移、并行置数、保持、清除等多种功能，其内部结构与逻辑符号分别如图 16-19(a)、(b)所示，功能表如表16-16 所示。74LS194各引出端功能如下： D0D3: 并行数码输入端。 Cr: 异步清 0 端，低电平有效。 SR、SL：右移、左移串行数码输入端。 S1、 S0： 工作方式控制端。 第66页/共84页图 16-19 74LS194四位双向移位寄存器(a) 逻辑图； (b) 逻辑符号； (c) 时序图 RD1RC11S1&RD1RC11S1&RD1RC11S1&RD1RC11S1&1111S0S1SRD0D1D2D3SL1CrCPQ3Q2Q1Q0(a)CPS

40、0S1CrSRSLD0HLD1D2D3Q0Q1Q2Q3清送除数右移左移禁止清除(c)S1S0SLD3D2D1D0Cr74LS194CPSR(b)1CPQ0Q1Q2Q3第67页/共84页表 16-16 74LS194 功能表 从其功能表和图16-19(c)时序图可以看出，只要Cr=0，移存器无条件清 0。只有当Cr=1，CP上升沿到达时，电路才可能按S1S0设置的方式执行移位或置数操作：S1S0=11为并行置数，S1S0=01为右移，S1S0=10为左移，时钟无效或虽然时钟有效，但S1S0=00 则电路保持原态。 第68页/共84页2. 集成移位寄存器的应用集成移位寄存器的应用 1) 实现数据的

41、串并转换 在数字系统中，信息的传播通常是串行的，而处理和加工往往是并行的，因此经常要进行输入、输出的串、并转换。 图图 16-20 七位串入七位串入并出转换电路并出转换电路 Q0Q1Q2Q3S1S0CrD0D1D2D3SRQ0Q1Q2Q3S1S0CrD0D1D2D3SRQ4Q3Q2Q111Q5Q6Q7Q8转换完成信号1串行输入D6D0清0CP74LS19474LS1947-201并行输出CPCP第69页/共84页表 16-17 七位串入并出状态表 第70页/共84页图 16-21 七位并入串出转换电路 Q0Q1Q2Q3S1S0D0D1D2D3SRQ0Q1Q2Q3S1S0D0D1D2D3SRQ01&Q4Q5Q6Q71CP74LS19474LS194d3d2d1d01d4d5d6d7&Q1Q2Q3串行输出转换完成信号STCPCPG2G1第71页/共84页表 16-18 七位并入串出状态表 第72页/共84页2) 构成移位型计数器 图 16-22 移位型计数器一般框图 移位型计数器的状态变化顺序必须符合移位的规律，即 ),.,2(,11111niQQDQinin组合控制逻辑Q1Q2Qnn位移位寄存器FCP第73页/共84页 环型计数器。 图 16-23 四位环型计数器(a) 逻辑电路； (b) 完全状态图 0100000100101000101001011111