毕业设计 4位CMOS流水线ADC的设计

1、重庆大学本科学生毕业设计（论文）4位cmos流水线adc的设计学 生：学 号：指导教师：专 业：重庆大学光电工程学院二oo九年六月graduation design(thesis) of chongqing universitydesign of a 4-bit cmos pipelined adcundergraduate: xiao shengqiangsupervisor: associate professor pan yinsong major: electronic science and technologycollege of optoelectronic engineerin

2、gchongqing universityjune 2009重庆大学本科学生毕业设计（论文） 中文摘要摘 要随着数字信号处理技术的迅速发展和成熟，将需处理的模拟信号转换成数字信号来进行信号处理的方法得到了越来越广泛的应用。adc作为连接模拟和数字世界的接口电路，在这种处理方法中占据着十分重要的地位，甚至影响到了数字信号处理技术的应用和推广。此外，作为ic设计主流的cmos技术的不断发展带来了越来越明显的速度、功耗、和成本优势，特别是soc技术、数模混合ic设计技术的出现，更是把adc的设计重新推到了设计的重要地位。本文设计了一个4位cmos流水线adc，采样速率为20msps。在了解了cmos

3、流水线adc的原理和分析了若干设计的优缺点后，主要做了以下的工作：（1）采用翻转结构的采样保持电路，降低了功耗；（2）采用了数字纠错技术和增益误差校正技术，减小了系统的误差；（3）采用一种动态比较器来提高速度、降低功耗，该动态比较器直流功耗为0；（4）对各个核心单元电路进行了仿真，并结合设计要求进行了优化。研究结果表明，本次设计达到了要求，具有一定的理论价值和应用前景。关键词：adc，流水线，采样保持，子adc，子dacii重庆大学本科学生毕业设计（论文） abstractabstractbecause of the rapid development and maturing of digi

4、tal signal processing technology, to convert the analog signals to digital signals becomes more and more popular. as a connection of analog and digital circuits, adc plays a great role in this processing, and even more affects the application and promotion of digital signal processing technology. in

5、 addition, the unceasing development of cmos technology which is a mainstream of ic design brings more and more obvious speed, power, and cost advantages, and especially the soc technology and mixed-signal ic design techniques turn up, which put the adc design to the most important status in design.

6、this paper designs a four bits cmos pipeline adc and its sampling rate is 20msps. by studying the cmos pipeline adcs principle and analyzing the advantages and disadvantages of several designs these things has been done: (1) using the flip structure sampling circuit to reduce the power consumption;

7、(2) using the digital correction technology and gain error correction technique, to reduce the error of the system; (3) using a dynamic comparators for high speed and lower power consumption, and the dynamic comparators dc power is 0; (4) simulate the main unit circuit and optimize the design for th

8、e requirements. the research results show that the design meets the standards, and has certain theoretical value and application prospect.key words： adc, pipelined, sample-hold, sub-adc, sub-dac 重庆大学本科学生毕业设计（论文） 目录目 录摘 要iabstractii1 绪论51.1 课题背景51.2 国内外研究现状及发展方向61.3 论文结构安排82 流水线adc的原理分析92.1 流水线adc的工作

9、原理92.2 模数转换器的性能参数123 流水线adc误差分析及性能改进153.1 流水线adc误差分析153.1.1 mos采样开关的误差153.1.2 mdac电路的误差分析163.1.3 比较器失调183.2 减小误差的措施183.2.1 底极板采样技术183.2.2 数字校正技术184 核心单元电路的设计204.1 采样保持电路的设计204.1.1 采样保持放大器的设计204.1.2 采样保持模块的设计224.2 子adc的设计244.2.1 比较器的设计244.2.2 编码电路(decoder)的设计264.3 子dac的设计274.3.1 与非门电路的设计284.3.2 子dac电

10、路及仿真294.4 数字校正电路的设计315 版图设计335.1 版图设计简介335.1.1 版图设计概述335.1.2 各种元器件的绘法335.2 单元电路的版图设计355.2.1 采样保持放大器的版图设计365.2.2 采样保持模块的版图设计375.2.3 动态比较器的版图设计385.2.4 编码器的版图设计395.2.5 与非门电路的版图设计405.2.6 子dac版图设计415.2.7 d触发器的版图设计42结 论43致 谢44参 考 文 献45iv重庆大学本科学生毕业设计（论文） 2 流水线adc的原理分析1 绪论 1.1 课题背景 随着计算机技术、多媒体技术、信号处理(dsp)技术

11、、微电子技术的发展，电子技术的应用己经逐渐渗透到军事和民用领域的各个角落，不断推出先进的电子系统。目前，在信号传输和信号处理领域，大都采用数字系统进行信号处理。但是，对来自于自然界的信号，如语音信号、传感器信号等大多是模拟量，而且处理后的数字信号往往还要再转换为模拟信号，以实现系统对外界的控制。因此在模拟世界和数字处理系统之间，必然要存在转换接口。当前先进的电子设备系统中，它的前端和后端处理都分别应用到a/d(analog-to-digital)和d/a(digital-to-analog)转换器。模数转换器(adc)就是将模拟信号转换为数字信号的接口电路，它的功能是把外界的模拟输入量转换为按

12、照一定规则与之对应的数字编码。在现代先进的电子系统前端和后端都要用到高性能1（包括高分辨率2、高速、低功耗、小面积等等）的模数转换器和数模转换器，来改善数字处理技术的性能，特别是诸如雷达、声纳、高分辨率视频和图像显示、军事和医疗成像、高性能控制器与传动器，以及包括无线电话和基站接收机在内的现代数字通讯系统。a/d和d/a转换器的市场呈稳步增长的发展趋势，在现代军用和民用电子系统中均显示出其重要地位。2000年的市场销售额己达20.3亿美元。在单片adc的实现方面，相继提出了全并行(flash)、子区式(subranging)、折叠-插值(folding and interpolating)、流

13、水线(pipelined)、过采样(over sampling)、-和并行时间交织(parallel time-interleaved)等结构。其中全并行结构由于其全并行信号处理的特点，在现有的结构中速度最高，输入到输出延迟最小，但随着分辨率的增加，内部元件数目呈几何级数上升，同时对电阻等元器件精度和匹配特性提出严格的要求；折叠插值结构应用折叠和插值技术纠正了全并行结构中电路规模指数增长的缺点，但折叠处理限制了信号带宽，并且对晶体管的跨导和匹配特性提出了很高的要求；子区式结构通过将转换范围分区和信号分步的方法来换取电路规模和功耗的减少，但其多级转换降低了转换器的转换速度；-结构通过过采样(fs

14、ample/fin2)和噪声整形可以获得比其他结构都要高的分辨率，但其可以处理的信号频率很低，只适用于音频信号的处理；并行时间交织结构将多路结构一致的adc组合在起，使它们对同一个输入信号进行时间交织采样，以此来实现单个adc所不能达到的速度，然而通道间失调和增益的不匹配、非均匀采样等问题使其难以达到较高的精度。与上述结构相比，流水线结构通过在子区式结构的各级之间引入采样保持放大器(sample-and-hold amplifier)电路，使得子区转换可以并行工作，大大提高了转换速度；由于其子区转换、流水操作的特点，在实现较高精度的模数转换时仍然能保持较高的速度和较低的功耗，是一种可以实现高速

15、高分辨率模数转换的结构。 1.2 国内外研究现状及发展方向在国际上，各著名大学和实验室里都有大量的研究人员从事于各种模数转换器的结构与基础研发工作，其研究目标主要集中在新型adc系统结构、单元电路和具体的技术难点的突破；而公司、生产厂家则主要对已经证实为准确、可靠的a/d转换技术，从设计、工艺、生产成本等方面进行改进和完善，以期让这些技术和产品尽快应用于军民用领域。国外maxim,adi,ti和美国国家半导体(national semiconductor)等主要设计生产模拟ic的这些专业化大公司的产品代表了当今国际模数转换技术的领先水平。目前研究比较广泛的模数转换器的主要类型有自校准(self

16、-calibration)a/d转换器、流水线结构a/d转换器、基于折叠和插值技术的a/d转换器、-a/d转换器和电流型(current-mode)a/d转换器等。我国从70年代开始研制adc，起步不算晚，至今研制出8位、10位、12位、14位、16位的adc产品。典型的产品水平为8位adc，转换时间为400ns，12位的转换速率为20msps。目前采用双极和cmos工艺的8位adc转换速度分别可达到120msps和100msps。24所采用1um的cmos工艺，研制出了转换速度为20mhz的12位adc。近年来，随着设计环境和工艺条件的迅速改善，国内单位，如复旦大学专用集成电路和系统国家重点

17、实验室，在高速高精度cmos adc领域也展开了一些研究，已流片成功低功耗的10位、33msps流水线adc，清华大学微电子设计中心也成功设计并流片了高分辨率的13位、5msps的流水线adc。国外生产模数转换器的最著名的厂家主要有以下三家：ti(德州仪器),adi(analog device inc：模拟器件公司)、national semiconductor(国家半导体)。其中，ti在2000年成功收购了bb(burr-brown corporation：巴尔-布劳恩公司)，成为全球高性能数据转换器的主要供应商。除此之外，还有maxim(美信)、motorola摩托罗拉)、fairchil

18、d(仙童)、nec(日本电气)、hitachi(日立)等公司。表1.1分别是一些相关产品的参数。先进的数模转换器 表1.1 产品公司采样率ms/s精度bit类型ad6654adi10514pipelinedad9430adi21012pipelinedad9433adi12512pipelinedadc12dl066ns6612pipelinedadc5500ti12514pipelinedmax1427maxim8015pipelinedmax104maxim10008flashmax106maxim6008flashmax108maxim15008flash综合国外一些集成电路制造公司(主

19、要是美国)的技术资料和产品手册提供的信息，可以看出，数据转换电路的主要发展趋势是向高分辨率、高转换速率、低功耗、单电源低电压、单片化、cmos型方向发展。向高性能方向发展。通过采用新型电路结构方案，如-调制技术，在同样的工艺条件下，单片adc的分辨率达到18位24位。将两个或多个较低分辨率的闪电型adc组合起来(一般都包含数字误差校正逻辑电路)，即所谓分级式adc，又称流水线或多级式adc (subranging multipass pipelined multistage multistep adc)。这种类型的转换器既具有高的分辨率，又有很高的转换速率。向单电源、低电压、低功耗方向发展。采

20、用cmos/bicmos3工艺工作电压(3v/5v)及电源休眠工作方式(sleep mode)等措施和技术，既可使转换器电路获得高分辨率、高精度和高转换速率，又可达到低功耗(mw量级)，解决了一直存在的精度、速度和功耗之间的矛盾，同时，也适应了便携式仪器的需要。这一点对于航天产品尤为重要。向单片化方向发展。随着半导体工艺水平的不断提高，lsi、vlsi工艺的成熟，过去要采用模块、混合电路生产的高性能转换电路逐渐被单片产品所代替，从而降低了芯片的成本和功耗，减小了体积，提高了可靠性。向混合信号处理芯片方向发展。由于vlsi技术的成熟及-调制技术的实现，数字信号处理器(dsp)及其它标准数字器件(

21、如微控制器、eprom等)与高分辨率4adc,dac可集成于同一芯片上，构成混合信号处理器(msp)，从而使转换器和非转换器的界线变得模糊，增强了芯片功能，减少了外围电路，电路得以简化，应用更方便。在adc电路的设计上，也有了一些新的动向。-a/d 转换器目前的研发课题是提高转换速率，主要采用高阶调制器和多位量化的方法。目前的调制器一般用3阶或4阶，为保证闭环的稳定性，一般用多级级连。多位量化由于会引起非线性，一般用2位或3位。流水线型adc和两步并行adc仍是目前高速高分辨率adc的主要结构，流水线adc一般仍采用每级1.5位的方法。当分辨率超过10位时这两类adc都必须采用校正与纠正的措施

22、。放大器结构目前流行开关电容、全差分、折叠式、共源共栅。为提高速度，输入电容与反馈电容应尽量小。输入级可采用p管降低噪声。电容可用多晶硅/n+制作。放大器设计中的速度与功耗是相互抵触的，仍是目前放大器设计的主要考虑，同时还必须考虑电容的大小、热噪声、非线性等因素。比较器结构一般为全差分、再生式、多级放大器级联的形式。比较器的前面用一个缓冲放大器，用来降低反传噪声。用采样电容可抵消失调误差，但采样电容应尽量小，以提高电路带宽，而且采样电容的下极板应连接到管子栅极，上极板连接到驱动源。在高速应用时，用瞬时短路法使比较器得到迅速恢复。1.3 论文结构安排本文共分为六个章节。第一章论述课题的目的和意义

23、；第二章对adc的工作原理以及流水线adc所具有的性能特点进行了分析；第三章着重介绍了流水线adc的误差分析和减小误差的关键技术分析，并根据本次设计的任务的做出了方案选择；第四章是核心单元电路部分的设计和分析，主要包括：s/h电路、运放电路、比较器电路、子adc、子dac、数字校正电路等，并进行了电路的仿真；第五章是主要电路的版图设计，给出了版图设计的原理和版图；第六章总结了本文设计所得到的结论，并对一些问题进行了讨论。2 流水线adc的原理分析2.1 流水线adc的工作原理采保第1级第i级第9级数字编码及校正逻辑clk10位数字输出流水线结构adc可以看作是另一种类型的分区式adc5，特点是

24、提高了数据的吞吐量和对比较器误差的容许量。其结构如图2.1所示。采保1.5位sadc1.5位sadc00 01 102outvin(a) 流水线结构的adc (b) 第i级电路结构图2.1 流水线结构的adc示意图它由采样保持放大器和数个级联的流水线级组成，在每一级都具有采样保持电路和子adc，dac，以及减法和增益电路。首先由第一级电路对输入模拟信号采样保持，并完成该级一定位数的模数转换，将此转换结果输出，同时将此转换结果再进行数模转换，将原来保持的模拟信号与此模拟量相减，得到一个量化余量，并放大相应的倍数，其后的每一级都对前一级的放大的余量进行采样，完成相同的转换过程。图2.2描述了这种a

25、/d转换器的时序分配，可以看出偶数级采样（把采样/保持放大器看成第零级）时奇数级保持，而奇数级采样时偶数级保持，由于前一级的保持和后一级的采样总是同时进行并且整个a/d转换器是在全同步时钟控制下运行的，所以后一级相对于前一级的延迟是半个周期，故每一级输出的数据也只比前一级延迟半个周期。为了使每一级输出的数据同步到达，最后的数字电路必须对先输出的数据延迟，每个延迟单元延迟半个周期，延迟单元的个数随级数的增加而逐个减少。图2.2 流水线adc的工作时序正是由于前一级的转换和后一级的采样可以交替进行，每一级都可以同时进行工作，所以它的吞吐量不依赖于流水线的级数，其采样速率比其他分区式结构adc都要高

26、得多。尽管流水线结构adc的转换存在着“流水线延迟”，使它不能应用于对转换时间要求较高的实时信号处理如反馈系统等场合，一般应用而言，这种延迟影响并不显著。而由于将余量送入下一级之前经过了放大，与其他分区式adc比较，对后一级精度的要求就放宽了;增加了增益模块的不利是它将成为了adc中主要的产生功耗的部件，在低功耗设计时须特别考虑。与其它分区式adc一样，流水线结构adc可以用相对少的硬件实现很高的分辨率，失配作为对分辨率的限制能够通过自校准技术消除;同时由于对比较器失调的高的容许度和流水线结构的并行处理能力，流水线adc能够同时达到高分辨率和高的速度。此外，在降低功耗方面，流水线结构也具有优势

27、，由于噪声逐级衰减，可以采用逐级按比例缩小的电容，各级流水线的功耗可以逐级减小;加上数字校正技术以后，可以采用非临界全动态比较器，能够使它有很好的高频下有效分辨位数并且降低了功耗。在实际的流水线adc中，采样/保持、数模转换、减法器和级间增益模块通常结合在一起用开关电容电路(sc)来实现，称为增益数模转换器 (multiplying digital to analog converter，简称mdac)。它是 pipelined adc的主要功能模块，有三重功能：1.减法功能：用前一级的模拟输出值减去该值经子a/d量化再进经子d/a变换后的模拟值，以求出余量；2.增益功能：为了使每级能使用同样

28、的参考电压源要对每级的余量乘以一个合适的因子；3.采样/保持功能：流水线adc由若干级相同的子adc串联构成，所以这些余量增益电路同时又作为各级子adc转换器的采样/保持电路。下面我们用每级1.5位scmdac来说明mdac的工作原理，尽管实际电路全部采用差分形式，为简单起见，我们采用单端结构来说明。图2.3 每级1.5位mdac的 (a)采样相； (b)保持相图2.3为电荷再分布型mdac的单端实现形式，电路由开关、运算放大器和电容组成，这里运放看作是理想运放。电路工作于两相：采样相和保持相(转移相)。在采样相，输入信号采样到电容c1和c2上，在保持相电容由开关控制可以接到三个电平：vi、v

29、ref和地。保持相开关的控制信号由子adc模块的数字输出产生，当开关接通后，高增益放大器的输入电压 (summing node voltage)发生变化，引起高增益放大器的输出电压发生很大的变化，结果通过电容cf的负反馈，驱使运放输入电压变为零。结果是最初存储在c1和c2上的电荷转移到cf上。对于图2.3中的结构，输出电压是输入电压和参考电压的函数：其中vref1和vref2可以取0或vr（本文以后均采用vr表示fs/2）。如果三个电容相等，并且在不同的输入信号范围控制信号将c1和c2接适当的电压（比如在vi - 1/4vr时vref1取vr，vref2取0，可以得到v0=2vi-vr），那么

30、可以得到每级1.5位流水线级的传输函数：这种结构的反馈因子是：其中copamp是运放输入寄生电容。mdac可以用另外一种结构来实现，即flip-over型结构，如图2.4所示。 图2.4 开关电容flip- over型mda (a) 采样相；(b)保持相 这种结构mdac在采样相反馈电容也用于采样，而在保持相将反馈电容结到输出端组成负反馈放大器，因而可以用更少的电容实现，且反馈因子较大。然而电荷再分布型mdac相对于后者有两个优点：一是后者在保持相与反馈电容串联的开关会影响负反馈放大器建立的速度，而前者不存在这个问题；二是采用全差分结构，电荷再分布型mdac只通过转移差分电荷工作，能允许很大的

31、输入信号共模变化。因此在文中采用前者来实现mdac。2.2 模数转换器的性能参数理想a/d转换器的量化特性仅由量化方式、输出数字的位数和码制决定。实际adc的性能参数主要分为动态特性和静态特性。其中静态特性与时间无关，反映的是实际量化特性与理想量化特性之间的偏差。如失调误差、增益误差和非线性误差等。动态特性主要有转换速率、信噪比(snr)等。就流水线结构模数转换器而言，最常用的性能指标主要有offset(失调误差)、gain error(增益误差)、dnl(差分非线性误差)、inl(积分非线性误差)、snr(信噪比)、sfdr(无杂散动态范围)。(1) 量化方式(quantization me

32、thod)a/d转换器有两种量化方式，一种是舍入式，一种是舍去式。前者有舍有入，最大量化误差为士1/2lsb，而舍去式只舍不入，其最大量化误差为1个lsb。(2) 分辨率(resolution)a/d转换器的分辨率是指转换器所能够分辨最小量化信号的能力。它有数字分辨率和模拟分辨率之分。数字分辨率是指转换器输出码值的位数，输出的位数越多，转换器的分辨率也就越高。模拟分辨率是指a/d转换器所能分辨的模拟输入量的最小增量，是指1lsb所代表的模拟量。对于一个n位的adc，1lsb的量程为1/2n。(3) 误差(error)除了转换器自身固有的量化误差以外，还有因为实际器件的非理想特性而产生的误差，表

33、现为相同条件下的实际转换曲线与理想转换曲线的偏差。这些误差可分为失调误差、增益误差、积分非线性误差和差分非线性误差。失调误差又称漂移误差，就是指实际的模数转换器的最低的一个判决电平和理想的模数转换器的最低的一个判决电平之间差值。一般用mv或者满量程的百分比来表示。增益误差是指去除失调误差，也就是把实际的模数转换器和理想的模数转换器的最低判决电平对齐之后，两者的最高判决电平之间的差值。也用mv或者满量程的百分比来表示。差分非线性误差(differential non-linearity)，对于理想的a/d转换器而言，相临的两个判决电平之间的差值正好是一个lsb。对于实际的a/d转换器而言，这些差

34、值就不会正好等于一个lsb。这些差值与一个lsb的差值就是差分非线性误差，它反映了adc局部的误差。dnl可以用下式来得到dnl(n)=decision level(n+l)-decision level(n) (2.4)由此可见，dnl的具体数值依赖于具体的输出码字，如果不指定具体的输出码字而衡量整个模数转换器的差分非线性误差指标，则指所有码字的dnl中最大的一个。积分非线性误差(integral non-linearity)，对于理想的a/d转换器而言，所有的判决电平都位于一条直线上。对于实际的a/d转换器而言，这些判决电平不会完全在一条直线上，或多或少的会存在一些偏移。通常采用端点端点原

35、则或最小方差原则来从实际芯片中测量出的判决电平拟和出一条最佳直线，来计算inl。积分非线性误差也可以理解为去除失调误差和增益误差后实际a/d转换器的传输曲线和理想的a/d转换器的传输曲线之间的差值。分析可知，只有当失调误差、增益误差和非线生误差三者之和小于1/2lsb时，再加上转换器自身固有的1/2lsb的量化误差，系统的总误差范围才有可能在1lsb范围内。对于总误差范围在1lsb内的n位adc，可以称其精度为n位。(4) 信噪比(snr)信噪比即signal to noise ratio，是指信号的均方根幅值与其他所有频谱分量的均方根幅值(不包括直流分量和前五次谐波成分)的比值。它表明了ad

36、c所能辨别的最小输入信号的能力。它一般表示成db的形式。(5) 无杂散动态范围(sfdr)sfdr就是spurious free dynamic range，是指信号的均方根幅值与频谱分量峰值的均方根幅值的比值。这个频域峰值可能是噪声，也可能是谐波。计算sfdr时，只要对信号做频谱分析，测出信号的幅度和噪声与谐波中最高的一个尖峰之间的距离。重庆大学本科学生毕业设计（论文） 4 核心单元电路的设计3 流水线adc误差分析及性能改进3.1 流水线adc误差分析 3.1.1 mos采样开关的误差mos采样开关的误差主要有：导通电阻、时钟馈通、沟道电荷注入等。(1) 导通电阻mos开关管具有导通电阻，

37、因此会引起以下误差：第一个误差源是由输入开关的导通电阻和采样电容组成的rc网络的有限带宽引入的。在线性导通情况下mos开关管的vds很小，它的导通电阻是：故采样rc网络的-3db频率是：为了减小导通电阻，目前常用的方法有：l)采用低闭值电压工艺；2)在工艺条件一定的情况下增大w/l的值；3)采用电压提升技术，提高采样开关控制栅电压vgs。第一种方法在工艺上成本很高，且就目前的工艺水平而言，闭值电压的降低是有限的；第二种方法只能在一定范围内有效，因为w的增大将导致mos管寄生电容和电荷注入效应的增加，影响采样的速度和精度。第二个误差是由mos开关的非线性电阻引入的非线性误差。vgs随输入信号变化

38、而变化，则导通电阻也随输入信号变化而改变，将在输出信号中引入谐波失真，极大地影响采样电路的动态特性。目前常采用自举模拟开关技术(boots traping)使栅电压随输入信号同步变化，从而保持恒定的导通电阻，以增大sfdr。(2) 时钟馈通图3.1是一个典型的应用底极板采样技术的采样保持电路，用cd表示mos开关的栅漏寄生电容，当时钟在高与低间转换时，电压变化会通过这个电容耦合到采样的信号上，使信号产生一个毛刺，称为时钟馈通效应。采用差分信号通路可以消除时钟馈通效应的一阶影响，只要这个误差同时在两个输入信号上体现出相同的幅值，就能够通过差分输入抑制；这需要两个开关管的完美匹配。图3.1 时钟馈

39、通(2) 沟道电荷注入nmos开关的栅电平为高开关导通时，导电沟道中存有的电荷为：当nmos开关的栅电平由高变为低时，沟道中会有一部分电荷注入到vout端。为了提高线性度，减小开关导通电阻，通常采样保持电路的输入开关管的w/l比较大，因此沟道中的电荷也比较多，漏端的电荷注入效应比较明显，必须对其抑制。抑制沟道电荷注入的方法有很多，比如采用差分结构，底极板采样，采用伪mos管吸收注入电荷等，我们将在后面章节进一步介绍。3.1.2 mdac电路的误差分析 在流水线adc中几乎所有的误差都来自采样/保持和mdac电路。因此有必要对它们有可能产生的一些误差进行分析。它们的误差主要有：噪声和增益误差。(

40、1) 噪声噪声主要分为热噪声和1/f噪声。热噪声由电子的随机热运动产生，噪声电流存在于所有的电路中，损坏了电路中的信号。对于开关电容电路的流水线adc来说，在采样/保持电路中，有两个重要的噪声源。其一是用于连接输入信号与采样电容和输入信号与参考电平的采样开关；在采样过程中，来自于采样开关的热噪声与信号同时被采样到采样电容上，这个噪声的功率与kt/c成正比，因此被称为kt/c噪声，其中c为忽略寄生电容时的采样电容，t为温度，k是bolt zmann常数)。由于热噪声不能消除，对于给定的采样电容，它引起的误差就限定了信噪比。其二是运放；来自运放的热噪声也与电容成反比，取决于运放的结构；如对于单级运

41、放，反比于负载电容，对于miler补偿运放，则反比于补偿电容。在电路中除了热噪声外还存在1/f噪声，主要是饱和的mos管产生的，而双极型晶体管的1/f噪声远远小于mos管的1/f噪声。我们用双极型晶体管代替mos管，可以减小1/f噪声。对于流水线adc来说，由于级间增益的缘故，来自后面流水线级的输入参考噪声被抑制了，总的输入参考噪声可以表示为：其中vn_sh2是采样/保持电路输入噪声，vn_i2为第i级输入噪声，gi为第i级增益。由此可见采样/保持电路和第一级流水线是噪声的主要来源，在设计中要特别考虑。(2) 增益误差增益误差主要有：运放增益有限误差和电容失配误差。前面我们介绍mdac结构时假

42、定运放是理想的，直流增益为无穷大。而实际上在采样/保持放大器和mdac中，运放的直流增益是有限的，其输入端不是虚地，造成采样保持放大器和mdac的传输函数不准确。传输函数可以表示为对于闭环反馈放大器，相对增益误差将是输出误差正比于输入电压，其最大值由mdac的输入信号范围决定：式中vr为fs/2，f是反馈因子，a为运放直流增益。此式可以用来确定每级mdac运放的最小直流增益。对于流水线adc来说，由于级间增益使得各级的精度要求逐级降低，因而对于运放直流增益的要求也就逐级降低了，这就使得运放的设计可以采用逐级缩减的技术，来节省面积或功耗。mdac电路中，如果采样电容cs和cf不能匹配，那么会产生

43、传输函数的误差。有可见电容的失配会造成传输函数的增益误差。而在工艺中，由于制板工艺的分辨率本身是有限的，电容之值会由于电容面板在边缘处的微小变化而产生误匹配，这种误差是不可避免的。本文仅对电容的匹配作了简单讨论，对电容误差的校准技术可以参考其它文献。3.1.3 比较器失调比较器是adc中的基本单元，其作用是比较两个输入值的大小。然而比较器存在内部失调电压，在比较的过程中失调电压会加入到两个输入电压的差值中，那么在两个输入电压比较接近时，失调电压会引起错误的比较输出。错误的比较输出产生的错误mdac控制信号，将会使mdac的传输曲线左右移动，如果失调较大，就会造成mdac余量增益超出fs/2的范

44、围，造成失级。我们采用了冗余数字校正技术后，对比较器失调电压的要求就可以降低了。对于每级1.5位结构，比较器最大允许失调电压可以达到vr/4，对每级 2.5位结构，最大允许失调电压是vr/8。3.2 减小误差的措施3.2.1 底极板采样技术 采用底极板采样技术可以有效地消除顶极板采样电路中由于电荷注入和时钟馈通造成的一阶误差6。如图3一7所示，1和2是两相时钟，在1和2相为高时，vo跟踪输入电压xi，在2变低的时刻，m2关断，x节点的电荷被保持住。由于电荷守恒，电容c上的电荷固定为q=cvi，这一时刻就是采样瞬间。当1由高变低时，m1关断，输出与输入隔离。m2上的电荷由于时钟馈通和电荷注入有变

45、动，然而由于漏源是固定电位，电荷注入是与信号无关的，这就从一阶上消除了信号相关的电荷注入失真。如果采用差分结构，可以将其余的偏差进一步抑制。由于电荷守恒，m1管注入的电荷将不影响电容c上存储的电荷。 图3.2 底极板采样3.2.2 数字校正技术通过前面的误差分析可知，mdac的误差会对级间输入输出转移特性产生影响。为了防止这种情况的发生，可采用两种方法予以处理：一是相应地加大下一级子adc的参考电压以使下一级的电压量程增大；还有一种方法是适当地减小级间增益，使上一级的输出的余量误差信号不超过下一级量程。对这两种方法进行比较可看出，前一种方法需要附加的电压源，增加了系统的复杂性，且很难判断每级参

46、考电压需要增加多少才可防止输入信号超出量程。后一种方案可以使各级流水线共用一个电压量程，使电路得到简化6。本文采用后一种方法，具体就是将2位的子adc之间的级间增益减小为2倍。之所以采用级间增益为2的电路结构是因为对于2位的adc，在理想情况下，余量信号的输出范围为(-vr/4，+vr/4),考虑到后面所讲的为消除来自级间和级内的误差对系统的影响而采用的数字校准技术可知，采用半位冗余数字校准技术可以有效地消除范围在vr/4之间的失调误差。因此采用半位冗余数字校准技术后余量信号的输出范围变化为(-vr/2，+vr/2)。而各级子adc的量程范围都为(-vr/2，+vr/2)。因此采用级间增益为2

47、的电路可以有效的保证各级子adc同时工作在同一个量程范围内。把级间增益降为2，就允许子adc的误差可以达到vref/4而输出不会超出下一级的输入范围。当然，如果不采用数字校正技术，那么第一级仍然是线性的，但是由于级间增益的存在，最终的数字输出必然存在误差。我们假定第一级是理想的，加一个满幅度的信号到第一级，则输出介于+vref/2和-vref/2之间，在每级的底部和顶部分别留出一位，数字校正就是利用留出来的这一位来校正前一级超出+vref/2或-vref/2的部分。例如，当子adc的比较电平发生偏移，是第一级的输出超过vref/2。第二级可以判断出第一级的电压超出范围，通过数字校正电路，是第一

48、级的输出增加一位。同理，当第一级的输出低于-vref/2时，第二级判断出电压超出范围后，通过数字校正电路使第一级的输出减去一位。通过这种方法，可以使子adc的误差允许范围达到vref/4。实际产生的数字信号和理想输出信号相比会有三种情况:大于、等于和恰好等于原来的保持信号。如果直接对结果进行数字校准的话，就必然会有三种校准方式:加校准(数字值小于保持值时)、减校准(数字值大于保持值时)和不加不减校准(数字值等于保持值时)。采用这种方法时会导致校正电路太复杂。为此，采用了一种负冗余校正的数字校准算法来消除误差，简化数字校准电路。负冗余数字校正的基本思想是:虽然各级子adc中比较器的误差是随机的，

49、但可通过人为地设定一定范围的冗余量使绝对值在这个范围内的随机误差都可以在下一级得到校正，从而保证结果的正确。具体方法是将需要数字校正的那一级的子adc比较器的参考电压在负向至少有半位的冗余。4 核心单元电路的设计本章主要根据任务要求设计出了流水线adc的各核心单元电路89，并给出其仿真结果。4.1 采样保持电路的设计采样保持电路是流水线adc的第一部分1011，其作用是把连续的模拟信号以一定的采样频率（本设计是20msps）转变成离散信号，便于下一部分（流水线级）实现信号的转换。4.1.1 采样保持放大器的设计采样保持放大器的速度决定了整个流水线结构的模数转换器的转换速率。这个模数转换器要求以

50、20mhz的采样速率来采样信号，因此每个转换周期约为50ns。根据采样定律，被采集信号的最高频率应小于1/2采样频率，因此放大器的带宽至少要大于10m。为了设计的方便，我们设定被采样信号的频率为1m。根据以上的分析，设计的电路见图4.1。 图4.1 采样保持放大器这种结构的新颖之处在于它的信号通路中只用了nmos管。而如果用pmos管的话，它要达到同样的跨导须要大得多的电流，在我们所用的tsmc的0.35m的工艺中，up是un的2.94倍，即pmos管获得同样跨导所需的电流是nmos管的2.94倍。因此，图4.1所示的运放结构适合用在un与up比值越来越大的深亚微米工艺中，它会使运放的功耗大大

51、降低，同时在这种结构中运放的非主极点由nmos管跨导决定，使得运放在一定功耗下带宽能够最大化，满足高速运放的要求。此采样保持放大器采用了一个预放大级。预放大级可以将整个运放所需的跨导分配到两级，以达到降低功耗的目的，这就利用了一般的两级运放最基本的优点。第一级是预放大级，它的增益可以增加整个运放的跨导。图4.1这种结构结合了两级运放低功耗的优点和单级共源共栅放大器的优点，使这个运放有良好的性能。在第一级中，vbf所偏置的两个管子可以近似看成是两个二极管，其等效阻抗为1/gm，作为第一级的有源负载。使用低阻抗负载的目的是牺牲增益来增大带宽，得到一个低增益的宽带放大级。运放的第二级为非折叠的共源共

52、栅放大级（telescopic cascode），这一级和第一级的增益一起提供整个放大器的跨导，同时提供了整个放大器绝大部分直流增益。第二级高增益是由共源共栅有源负载的高阻抗特性决定的。这个运放唯一的缺点是输入共模电压范围太小。该电路的性能仿真见图4.21213。 图4.2 采样保持放大器的性能仿真由图4.2可知，该采样保持放大器的开环增益为50db，单位增益带宽为约24mhz。根据自激振荡产生的幅度条件和相位条件分析，fc=23.988m，fo=41.687m，fcfo，所以该电路不会产生自激振荡，构成的负反馈系统是稳定的。并且由于信号的频率远低于单位增益带宽，由此不需很高的相位裕量，大大简

53、化了电路的设计和仿真。4.1.2 采样保持模块的设计在采样保持电路中，开关的作用非常重要，影响到了采样保持电路的性能。因此，选择和设计合理的开关，是本节的重点任务之一。在mos模拟电路中，由于mos管的高输入阻抗，因此在信号传输过程中，可借助了电荷，利用mos管作为开关是mos模拟电路中一个十分重要的元件，在mos技术中一个通断开关最简单的实现就是单个mos管。当mos管的栅极有一大于其阈值电压的电位时，开关导通，并且一般的mos管的漏源电压远小于栅的过驱动电压，因此，此时三极管工作于线性区；而当栅极电压小于其阈值电压时，开关断开。前面的误差分析中，已经分析了mos开关的时钟馈通效应和沟道电荷

54、注入效应，并选择了底极板采样技术来降低这些误差的影响。为了方便后面的处理，我们采用平顶采样技术，因此在开关电容的后面，还需要一集成运放构成的反馈电路来获得稳定的信号。见图4.3。图4.3 采样保持模块电路这种采样保持电路又叫翻转结构(flip-around)采样保持电路14。在采样周期,也就是vp1 高电平期间, 输入电容的左极板与输入信号连接, 右极板与固定的输入共模电平vcm1 连接, 输入电容cs 两端的电压跟踪输入信号。为了减轻沟道电荷注入问题,vp12 稍微比vp1早下降为低电平; 然后, vp1 变为低电平, vp2变为高电平,输入电容的左端连接到运放的输出端。由于运放的直流增益很大,最终两输入端的电平近似相等,运放的输出与采样到的信号相等。电路的反馈系数为其中cp表示运放输入端的寄生电容，当忽略cp时理想反馈系数为1。