八路抢答器课程设计

1、目 录1 前言111 eda、vhdl简介11.1.1 eda技术11.1.2 硬件描述语言vhdl22 设计方案的论证52.1 方案一52.2 方案二62.3 方案三72.4 方案选定73 设计实现83.1单元模块功能介绍及电路设计83.1.1 cpld最小系统电路83.1.2 时钟电路83.1.3 jtag下载电路83.1.4电源模块电路93.2 模块介绍及说明93.2.1抢答检测模块93.2.2锁存模块103.2.3 抢答完成显示模块103.3 quartus仿真及说明114 系统调试及验证135 总结155.1 收获体会155.2 设计改进155.3 致谢156 参考文献16附录一 原

2、理图17附录二 fpga中顶层模块连接图18 第 页1 前言fpga（fieldprogrammable gate array），即现场可编程门阵列，它是在pal、gal、cpld等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（asic）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。fpga是20世纪80年代中期出现的高密度可编程逻辑器件，它的内部集成度高，主要有与阵列、或阵列、输入缓冲电路、输出宏单元等组成。具有在系统编程功能，通过编写程序设计内部电路，并使内部电路互连，就可以完成某个电路或系统的功能、设计出的电路按硬件方式工作

3、、延迟时间极小，工作性能稳定，安装简便。抢答器控制系统是工厂、学校和电视台等单位举办各种致力竞赛等娱乐活动中经常使用的重要基础设备之一。本文介绍的以fpga为控制核心的抢答器，与传统的pcb板设计、pic设计或者用单片机设计方法相比较，不仅简化了接口和控制，也提高了系统的整体性能和工作可靠性，具有电路简单、操作方便、灵敏可靠等优点。在电子信息类本科教学中，电子技术课程设计是一个重要的实践环节，它包括选择课题、电子电路设计、组装、调试和编写总结报告等实践内容。数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以

4、上两部分组成主体电路。通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。经过布线、焊接、调试等工作后数字抢答器成形。通过数字抢答器课程设计可实现让学生初步掌握电子线路的试验、设计方法和课程设计为后续的毕业设计打好基础。11 eda、vhdl简介 1.1.1 eda技术eda是电子设计自动化（electronic design automation）的缩写，在20世纪60年代中期从计算机辅助设计（cad）、计算机辅助制造（cam）、计算机辅助测试（cat）和计算机辅助工程（cae）的概念发展而来的。eda技术是在电子cad技术基础上发展起来的计算机软件系统，是指以

5、计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。利用eda工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出ic版图或pcb版图的整个过程在计算机上自动处理完成。现在对eda的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有eda的应用。目前eda 技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到eda技术。本文所指的eda技术，主

6、要针对电子电路设计、pcb设计和ic设计。eda 设计可分为系统级、电路级和物理实现级。从目前的eda技术来看，其发展趋势是政府重视、使用普及、应用广泛、工具多样、软件功能强大。中国eda市场已渐趋成熟，不过大部分设计工程师面向的是pcb制板和小型asic领域，仅有小部分（约11%）的设计人员开发复杂的片上系统器件。为了与台湾和美国的设计工程师形成更有力的竞争，中国的设计队伍有必要引进和学习一些最新的eda技术。在信息通信领域，要优先发展高速宽带信息网、深亚微米集成电路、新型元器件、计算机及软件技术、第三代移动通信技术、信息管理、信息安全技术，积极开拓以数字技术、网络技术为基础的新一代信息产品

7、，发展新兴产业，培育新的经济增长点。要大力推进制造业信息化，积极开展计算机辅助设计（cad）、计算机辅助工程（cae）、计算机辅助工艺（capp）、计算机机辅助制造（cam）、产品数据管理（pdm）、制造资源计划（mrpii）及企业资源管理（erp）等。有条件的企业可开展“网络制造”，便于合作设计、合作制造，参与国内和国际竞争。开展“数控化”工程和“数字化”工程。自动化仪表的技术发展趋势的测试技术、控制技术与计算机技术、通信技术进一步融合，形成测量、控制、通信与计算机（m3c）结构。在asic和pld设计方面，向超高速、高密度、低功耗、低电压方面发展。外设技术与eda工程相结合的市场前景看好，

8、如组合超大屏幕的相关连接，多屏幕技术也有所发展。中国自1995年以来加速开发半导体产业，先后建立了几所设计中心，推动系列设计活动以应对亚太地区其它eda市场的竞争。在eda软件开发方面，目前主要集中在美国。但各国也正在努力开发相应的工具。日本、韩国都有asic设计工具，但不对外开放。中国华大集成电路设计中心，也提供ic设计软件，但性能不是很强。相信在不久的将来会有更多更好的设计工具在各地开花并结果。据最新统计显示，中国和印度正在成为电子设计自动化领域发展最快的两个市场，年夏合增长率分别达到了50%和30%。1.1.2 硬件描述语言vhdlvhdl的英文全名是very-high-speed in

9、tegrated circuit hardwaredescription language,诞生于1982年。1987年底，vhdl被ieee和美国国防部确认为标准硬件描述语言 。自ieee公布了vhdl的标准版本，ieee-1076（简称87版)之后，各eda公司相继推出了自己的vhdl设计环境，或宣布自己的设计工具可以和vhdl接口。此后vhdl在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，ieee对vhdl进行了修订，从更高的抽象层次和系统描述能力上扩展vhdl的内容，公布了新版本的vhdl，即ieee标准的1076-1993版本，（简称93版）。现

10、在，vhdl和verilog作为ieee的工业标准硬件描述语言，又得到众多eda公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，vhdl于verilog语言将承担起大部分的数字系统设计任务。vhdl语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。vhdl翻译成中文就是超高速集成电路硬件描述语言，主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在fpga/cpld/epld的设计中。当然在一些实力较为雄厚的单位，它也被用来设计asic。vhd

11、l主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，vhdl的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。vhdl的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是vhdl系统设计的基本点。vhdl比其它硬件描述语言相比有以下优点： （1）与其他的硬件描述语言相比，vhdl具有更强的行为描述能力，从

12、而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。（2）vhdl丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。（3）vhdl语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。（4）对于用vhdl完成的一个确定的设计，可以利用eda工具进行逻辑综合和优化，并自动的把vhdl描述设计转变成门级网表。（5）vhdl对设计的描述具有相对独立性

13、，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。应用vhdl进行系统设计，有以下几方面的特点。（一）功能强大vhdl具有功能强大的语言结构。它可以用明确的代码描述复杂的控制逻辑设计。并且具有多层次的设计描述功能，支持设计库和可重复使用的元件生成。vhdl是一种设计、仿真和综合的标准硬件描述语言。（二）可移植性vhdl语言是一个标准语言，其设计描述可以为不同的eda工具支持。它可以从一个仿真工具移植到另一个仿真工具，从一个综合工具移植到另一个综合工具，从一个工作平台移植到另一个工作平台。此外，通过更换库再重新综合很容易移植为asic设计。（三）独立性vhdl

14、的硬件描述与具体的工艺技术和硬件结构无关。设计者可以不懂硬件的结构，也不必管最终设计实现的目标器件是什么，而进行独立的设计。程序设计的硬件目标器件有广阔的选择范围，可以是各系列的cpld、fpga及各种门阵列器件。（四）可操作性由于vhdl具有类属描述语句和子程序调用等功能，对于已完成的设计，在不改变源程序的条件下，只需改变端口类属参量或函数，就能轻易地改变设计的规模和结构。（五）灵活性vhdl最初是作为一种仿真标准格式出现的，有着丰富的仿真语句和库函数。使其在任何大系统的设计中，随时可对设计进行仿真模拟。所以，即使在远离门级的高层次（即使设计尚未完成时），设计者就能够对整个工程设计的结构和功

15、能的可行性进行查验，并做出决策。2 设计方案的论证2.1 方案一如图2.1为由单片机组成的抢答器的电路原理图，单片机at90s1200的pb口的pb2pb5为输入口，接抢答按键开关，当有某个按键按下时，对应口的电位跳低，被单片机检测到并执行相应的程序，比如让数码管显示或者控制音响电路发声等。pd口接数码管，用于显示哪个组抢到，并一数值方式显示出来。pb口的pb0通过电容接到门铃音乐集成电路的触发端，当有某一组抢到时发出声音。电路中，轻触开关sb为复位开关，按下sb，可以让系统复位。当一次抢答完毕以后，只有按下sb，让系统复位，在下一次抢答时，各个组的抢答按键才有用，否则，抢答按键没有作用。图2

16、.1 单片机组成抢答器电路原理图2.2 方案二如图2.2所示数字抢答器构成的总体方框图。其工作原理为：接通电源后，抢答主体机器自动清零（复位），此时主持人不按键（实现清零），抢答器处于禁止状态，数码管显示0。当需要实现抢答时候，主持人将开关接通，拨到清除状态，实现再次清零。宣布开始抢答器工作，从而能够实现抢答，定时器倒计时。选手在定时时间内抢答时，抢答器完成：优先判断（时间的优先设定）、编号锁存、译码、编号显示。当一轮抢答之后，定时器停止、禁止二次抢答。如果再次抢答必须由主持人再次操作清零状态开关。抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在led数码管上显示。选手抢答实行优

17、先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。 抢答器具有定时抢答功能，当主持人启动清零键后，定时器进行减计时，参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。 如果定时时间已到，无人抢答，本次抢答无效，系统禁止抢答，数码管上显示0，并报警（蜂鸣器响），实现抢答无效状态。图2.2所示数字抢答器构成的总体方框图2.3 方案三如图2.3所示由cmos构成的数显抢答器总体方框图，常用cmos集成电路制作,由触发器,编码器,显示译码器,音响电路等组成.用七段数码管显示抢答者的组别号码,并有声音指示已有人抢答,有人抢

18、答后能自动闭锁其他各电路输入,使其他组再按开关时失去作用。当电源闭合，先由主持人按复位按钮开关后，直接置零端有效，各触发器输出全为低电平，当有人最先按下按钮开关，信号（低电平）经过触发器编码译码和对电路进行锁闭显示最先抢答者编号。同时有其他人按下按钮，报警电路将发出声音，显示该路违规。图2.3 由cmos构成的数显抢答器方框图2.4 方案选定综上所述：各种元器件构成的数字式抢答器都有自己的特点，ttl电路是电流控制器件，而cmos电路是电压控制器件，ttl电路的速度快，电路所要的元器件容易获得。方案二是用复杂可编程逻辑器件cpld，并且由于方案二在程序编辑上可以实现软件调试，与硬件无关，从而可

19、以减少硬件故障，降低发生故障的几率，维护方便，调试简单，稳定性好，功耗低。根据我们现在的能力和经验，第二个方案是比较适合我们所设计的。3 设计实现3.1单元模块功能介绍及电路设计3.1.1 cpld最小系统电路fpga器件具有速度快、功耗低、保密性好、程序设计灵活、抗干扰能力强、与外围电路接口方便等特点，越来越多的应用于各种工控、测量、仪器仪表等方面。本系统使用的是altera公司的ep2c8q208c。要让其工作，必须附加时钟电路和jtag下载电路构成最小系统。抢答完成后，输入信号（抢答器数字号）的译码显示送入数码管，进行显示。3.1.2 时钟电路本系统采用的50m有源晶振。3.3v电源电压

20、对其供电，其原理图如图3.1所示。图3.1时钟电路原理图3.1.3 jtag下载电路jtag下载电路是为maxepm570在程序用的，其原理图如图3.2所示。图3.2 jtag下载电路3.1.4电源模块电路图3.3 电源电路图3.3为电源电路框图。基本电源提供是由直流稳压电源提供5v，由于存在波动电压，从而要用7805进行稳压产生一个5v电压，用电容滤波，去掉杂波使电压更加稳定，以此作为基础，通过lm1117降压为系统需要的标准3.3v。lm1117是一个低压差电压调节器系列。其压差在1.2v输出，负载电流为800ma时为1.2v。它与国家半导体的工业标准器件lm317有相同的管脚排列。lm1

21、117有可调电压的版本，通过2个外部电阻可实现1.2513.8v输出电压范围。另外还有5个固定电压输出（1.8v、2.5v、2.85v、3.3v和5v）的型号。 lm1117提供电流限制和热保护。电路包含1个齐纳调节的带隙参考电压以确保输出电压的精度在1%以内。lm1117系列具有llp、to.263、sot.223、to.220和to.252 d.pak封装。输出端需要一个至少10uf的钽电容来改善瞬态响应和稳定性。提供1.8v、2.5v、2.85v、3.3v、5v和可调电压的型号，节省空间的sot.223和llp封装及电流限制和热保护功能，输出电流可达800ma， 线性调整率：0.2% (

22、max) 负载调整率：0.4% (max) 温度范围lm1117：0125 lm1117i：.40125。3.2 模块介绍及说明3.2.1抢答检测模块如图3.4，该模块主要实现的功能是检测8个按键输入是否有按键按下，在没有按键按下时，ina7:0的值是8b1111_1111；当有按键按下时该按键的值为0；因为enable的值是&ina；所以当有按键按下时enable的值为0，而enable作为下一个锁存模块的使能信号。图3.4 抢答模块3.2.2锁存模块该模块主要完成的功能是在enable出现下降沿时，锁存住ina7:0的值，并且将这个值赋给lockdata7:0。然后当clr值为1时，无论e

23、nable是否出现下降沿lockdata7:0的值都不改变；只有当clr的值为0后，在enable出现下降沿时才能给lockdata重新赋值。以此用来避免按下按键的存在先后顺序而影响抢答判断错误。如图3.5锁存模块。图3.5 锁存模块。3.2.3 抢答完成显示模块如图3.6为抢答完成显示模块。模块主要完成的功能是将抢答成功的队的号数用数码管显示出来，将ina7:0的值转换成数码管的显示数码，转换规则对于 1111_1111-1100_0000(0)是说明主持人开启抢答还没有抢答信号出现，规则如下，：1111_1110-1111_1001(1)、1111_1101-1010_0100(2)111

24、1_1011-1011_0000(3)、1111_0111-1001_1001(4)1110_1111-1001_0010(5)、1101_1111-1000_0010(6)1011_1111-1111_1000(7)、0111_1111-1000_0000(8)如图3.6 抢答完成显示模块3.3 quartus仿真及说明quartus仿真分功能仿真和时序仿真,两种仿真都需要在编译源*.vhd,程序后,新建一个与源程序同名的,在*.vwf文件中,由insert node or bus 进入,导入全部i/o.在主菜单里的tools-simulator tool 进入,弹出对话框, 有simula

25、tion mode 和simulation input 两个在上面的对话框,选择仿真为 functional ,则右边的generate functional simulation netlist 字体变黑,先点击,生成netlist,再点 start进行仿真。选择时序仿真timing ,则右边按钮为灰色,无法点击,可直接进行时序仿真,而不用先生成netlist.当机器进行了复位（rst），主持人也按键允许实现抢答(clr)，此时各组开始抢答，按照时间先后进行，率先抢答则译码器输出确定的值。如图3.7抢答实现（正常抢答）。可以看到在主持人未按允许按键时抢答器三按键进行抢答，但无效，只有在主持人

26、按键允许后，才会有效（此时抢答器六实现了抢答）。而最后译码输出，是数码管的电平值，低点亮，从而由图知，显示的是“7”。clk时钟信号，作为内部基准脉冲（低电平有效）；clr 主持人允许信号，启动过后才能实现抢答（低电平有效）；duinumber输出显示电平，该电平是直接进行了译码，电平可以直接送入数码管（低电平有效）；ina8路抢答器，作为8路输入信号（低电平有效）；rst 机器自身清零信号，是整个抢答系统开始工作的初始条件，也叫做系统上电复位端（低电平有效）。图3.7 抢答实现为了便于观察我们采取了直观的功能仿真，从而不会存在器件自身的延时。主持人未按清零，抢答无效，如图3.8。当主持人未按

27、下抢答允许键，抢答器进行的抢答无效。从而数出码值为“0”，即无抢答。clk时钟信号，作为内部基准脉冲（低电平有效）；clr 主持人允许信号，启动过后才能实现抢答（低电平有效）；duinumber输出显示电平，该电平是直接进行了译码，电平可以直接送入数码管（低电平有效）；ina8路抢答器，作为8路输入信号（低电平有效）；rst 机器自身清零信号，是整个抢答系统开始工作的初始条件，也叫做系统上电复位端（低电平有效）。图3.8 抢答无效机器与主持人清零，可同步实现，如图3.9。当机器与主持人同时实现按键清零。此时进行抢答，依旧可以实现功能。从输出可以看到，最后输出的电平显示是“1”。clk时钟信号，

28、作为内部基准脉冲（低电平有效）；clr 主持人允许信号，启动过后才能实现抢答（低电平有效）；duinumber输出显示电平，该电平是直接进行了译码，电平可以直接送入数码管（低电平有效）；ina8路抢答器，作为8路输入信号（低电平有效）；rst 机器自身清零信号，是整个抢答系统开始工作的初始条件，也叫做系统上电复位端（低电平有效）。图3.9 机器、主持人同时清零可实现抢答4 系统调试及验证调试部分，设定条件进行仿真。1、进行多个问题的多次抢答。可以从最后的输出结果看出是否实现数码管的显示（低电平点亮）。如图4.1，可以看出功能正常实现。clk时钟信号，作为内部基准脉冲（低电平有效）；clr 主持

29、人允许信号，启动过后才能实现抢答（低电平有效）；duinumber输出显示电平，该电平是直接进行了译码，电平可以直接送入数码管（低电平有效）；ina8路抢答器，作为8路输入信号（低电平有效）；rst 机器自身清零信号，是整个抢答系统开始工作的初始条件（低电平有效）。图4.1 多个问题的多次抢答2、同一个问题进行多次抢答，但进行抢答按键时间有先后，从而看出设计是否实现了率先判定抢答，并进行显示的功能。如图4.2，可以看出功能正常实现。clk时钟信号，作为内部基准脉冲（低电平有效）；clr 主持人允许信号，启动过后才能实现抢答（低电平有效）；duinumber输出显示电平，该电平是直接进行了译码，

30、电平可以直接送入数码管（低电平有效）；ina8路抢答器，作为8路输入信号（低电平有效）；rst 机器自身清零信号，是整个抢答系统开始工作的初始条件（低电平有效）。图4.2同一问题进行多次抢答5 总结5.1 收获体会这次设计让我感触很深，使我对抽象的理论有了具体的认识以及提升了自己的设计能力。设计能力是我们将来必需的技能，这次设计恰恰给我提供了一个应用自己所学知识的机会，深刻体会到从理论到实践的过渡过程。通过本次设计，我们在对eda这门技术上有了更深刻的认识，也从实践的例子中去感受到了eda设计给我们设计带来的改变与进步。我们不仅掌握quartusii软件的使用，与此同时，我们还对电子设计的思路有了更多的认识。通过对e