EDA课程设计交通控制器的设计

1、目录第一章 系统设计总述11.1 课程设计要求与分析1第二章各模块模型程序及仿真波形32.1 交通灯控制模块12.2 四十五秒倒计时模块12.3 二十五倒计时模块12.4 五秒倒计时模块12.5 显示信号模块12.6 译码器模块1第三章 顶层设计25第四章 心得与体会26第五章 参考文献26 第一章 系统设计总述1.1课程设计要求与分析 设计一个由一条主干道和一条支干道的汇合点形成的十字交叉路口的交通灯控制器，具体要求如下： （1）主、支干道各设有一个绿、黄、红指示灯，两个显示数码管。 （2）主干道处于常允许通行状态，而支干道有车来才允许通行。 （3）当主、支道均有车时，两者交替允许通行，主干

2、道每次放行45 s，支干道每次放行25 s，在每次由亮绿灯变成亮红灯的转换过程中，要亮5 s的黄灯作为过渡，并进行减计时显示。 （4）以上设计仅模拟某一十字路口的信号灯来大道控制交通流量的目的，以上所有时间都可以按照自己的需要进行修改。状态分析框图：主干道支干道时间绿灯亮，允许通行红灯亮，禁止通行45黄灯亮，停车红灯亮，禁止通行5红灯亮，禁止通行绿灯亮，允许通行25红灯亮，禁止通行黄灯亮，停车5图 1.1 状态分析方框图：图1.2 原理方框图总设计电路图： 图1.3 原理图设计实际分析：（1） 道路交通以主干道为主，处在常开放状态。（2） 当主、支干道同时有车时，两者交替通行；主干道通行时间较

3、支干道通行时间较长；5秒黄灯时间共同使用。第二章 各模块模型程序及仿真波形如上述原理图建立输入、输出端口和实体名。2.1 交通灯控制模块（jtdkz ） 在clk上升沿来时，根据sb、sm传感器状态判断交通处于何种状态，假设4种状态分别为：a、b、c、d，各交通灯该状态输出什么状态。 设计的原理图模块： 图2.1.1 jtdkz模块 clk脉冲信号，sm、sb主支干路有无车传感信号；输出端分别为主、支干道六盏灯 注意：有些程序末尾处有中文标注程序，仿真时不可写入设计源程序： library ieee;use ieee.std_logic_1164.all;entity jtdkz is por

4、t(clk,sm,sb:in std_logic; mr,my0,mg0,br,by0,bg0:out std_logic); end entity jtdkz;architecture art of jtdkz is type state_type is(a,b,c,d); /自定义数组类型stste-type数组/ signal state:state_type; / state是数组类型/ begin cnt:process(clk)is variable s:integer range 0 to 45; / 45秒s倒计时计数器/ variable clr,en:bit; begin

5、if(clkevent and clk=1)then /总clk上升沿时 if clr=0then s:=0; clr为0时则s=0 elsif en=0then s:=s; clr为1时 en为0 else s:=s+1; clr=1 en=1时，加1循环/ end if; case state is when a=mr=0;my0=0;mg0=1;br=1;by0=0;bg0=0; a=主通行，支停车 if(sb and sm)=1 then if s=45 then state=b;clr:=0;en:=0; else state=a;clr:=1;en:=1; end if; elsi

6、f(sb and(not sm)=1then state=b;clr:=0;en:=0; else statemr=0;my0=1;mg0=0;br=1;by0=0;bg0=0; /b=主黄灯闪烁倒计时5秒 支道停车等待绿灯开始 / if s=5 then state=c;clr:=0;en:=0; else statemr=1;my0=0;mg0=0;br=0;by0=0;bg0=1; / c=主红灯亮，支绿灯通行/ if(sm and sb)=1then if s=25 then state=d;clr:=0;en:=0; else state=c;clr:=1;en:=1; end if

7、; elsif sb=0 then state=d;clr:=0;en:=0; else statemr=1;my0=0;mg0=0;br=0;by0=1;bg0=0; /d=主路停车、支路黄灯闪烁/ if s=5 then state=a;clr:=0;en:=0; else state=d;clr:=1;en:=1; end if; end case; end if; end process cnt; end architecture art;设计仿真的截图：图2.1.2 jtdkz波形仿真 在sm、sb(包括非运算)相与为1，相应控制主支干道红绿灯2.2 四十五秒倒计时模块（cnt45s

8、） clk上升沿到来时，若到计时使能信号和sb信号有效，cnt45s开始计数，并将输入状态通过dout45m、dout45b分别输出到主、0支0干道显示。设计的原理图模块： 、图3.2.1 cnt45s模块模块设计源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt45s is port(sb,clk,en45:in std_logic; dout45m,dout45b:out std_logic_vector(7 downto 0);end cnt45s;architec

9、ture art of cnt45s is signal cnt6b:std_logic_vector(5 downto 0); begin process(sb,clk,en45) is begin if sb=0 then cnt6b=cnt6b-cnt6b-1; 18/sb等于0时，cnt6b减1；elsif(clkevent and clk=1)then sb等于1且clk为上升沿时， if en45=1then cnt6b=cnt6b+1; 如果en45=1, cnt6b自加1 elsif en45=0then cnt6bdout45m=01000101;dout45bdout45m

10、=01000100;dout45bdout45m=01000011;dout45bdout45m=01000010;dout45bdout45m=01000001;dout45bdout45m=01000000;dout45bdout45m=00111001;dout45bdout45m=00111000;dout45bdout45m=00110111;dout45bdout45m=00110110;dout45bdout45m=00110101;dout45bdout45m=00110100;dout45bdout45m=00110011;dout45bdout45m=00110010;do

11、ut45bdout45m=00110001;dout45bdout45m=00110000;dout45bdout45m=00101001;dout45bdout45m=00101000;dout45bdout45m=00100111;dout45bdout45m=00100110;dout45bdout45m=00100101;dout45bdout45m=00100100;dout45bdout45m=00100011;dout45bdout45m=00100010;dout45bdout45m=00100001;dout45bdout45m=00100000;dout45bdout45m

12、=00011001;dout45bdout45m=00011000;dout45bdout45m=00010111;dout45bdout45m=00010110;dout45bdout45m=00010101;dout45bdout45m=00010100;dout45bdout45m=00010011;dout45bdout45m=00010010;dout45bdout45m=00010001;dout45bdout45m=00010000;dout45bdout45m=00001001;dout45bdout45m=00001000;dout45bdout45m=00000111;do

13、ut45bdout45m=00000110;dout45bdout45m=00000101;dout45bdout45m=00000100;dout45bdout45m=00000011;dout45bdout45m=00000010;dout45bdout45m=00000001;dout45bdout45m=00000000;dout45b=00000000;end case;end process;end;设计仿真的截图：图3.2.2 在sb、sm有效的情况下，在clk有效时，输出相应的二进制数据2.3 二十五倒计时模块（cnt25s）clk上升沿到来时，若到计时使能信号、sm信号和sb

14、信号有效，cnt25s开始计数，并将输入状态通过dout25m、dout25b分别输出到主、支干道显示。设计的原理图模块： 图2.3.1 cnt25s模块设计源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt25s is port(sb,sm,clk,en25:in std_logic; dout25m,dout25b:out std_logic_vector(7 downto 0);end entity cnt25s;architecture art of cnt25s

15、 is signal cnt5b:std_logic_vector(4 downto 0); cnt5b 5位数组 beginprocess(sb,sm,clk,en25)isbegin if sb=0then cnt5b=cnt5b-cnt5b-1; elsif sm=0then cnt5b=cnt5b-cnt5b-1; elsif(clkevent and clk=1)then if en25=1then cnt5b=cnt5b+1; elsif en25=0then cnt5bdount25b=00100101;dout25mdount25b=00100100;dout25mdount2

16、5b=00100011;dout25mdount25b=00100010;dout25mdount25b=00100001;dout25mdount25b=00100000;dout25mdount25b=00011001;dout25mdount25b=00011000;dout25mdount25b=00010111;dout25mdount25b=00010110;dout25mdount25b=00010101;dout25mdount25b=00010100;dout25mdount25b=00010011;dout25mdount25b=00010010;dout25mdount2

17、5b=00010001;dout25mdount25b=00010000;dout25mdount25b=00001001;dout25mdount25b=00001000;dout25mdount25b=00000111;dout25mdount25b=00000110;dout25mdount25b=00000101;dout25mdount25b=00000100;dout25mdount25b=00000011;dout25mdount25b=00000010;dout25mdount25b=00000001;dout25mdount25b=00000000;dout25m=00000

18、000;end case;end process;end;设计仿真的截图： 图 2.3.2 在clk为上升沿时，sb、sm为高电平时，输出端进行加一运算 2.4 五秒倒计时模块（cnt05s）简单思路：clk上升沿到来时，若到计时使能信号有效，cnt05s开始计数，并将输入状态通过dout05输出到主、支干道显示。 设计模块： 图2.4.1 cnt05s模块设计源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt05s isport(clk,en05m,en05b:in st

19、d_logic; 主、支交通控制信号 脉冲dout5:out std_logic_vector(7 downto 0); 倒计时输出end cnt05s;architecture one of cnt05s is signal cnt3b:std_logic_vector(2 downto 0); process(clk,en05m,en05b)is /信号cnt3b为3位数组/ begin if(clkevent and clk=1)then if en05m=1then cnt3b=cnt3b+1; 主控使能端en05m有效主计时 elsif en05b=1then cnt3b=cnt3b

20、+1; 支使能端en05b有效支计时 elsif en05b=0then cnt3bdout5dout5dout5dout5dout5dout5=00000000; end case; end process;end;设计仿真的截图：图2.4.2 cnt05s波形 当clk上升沿时，en05m、en05b有一个有效时，5秒倒计时2.5 显示信号模块（xskz）根据en45、en25、en05m、en05b的信号以及3个倒计时计数器的计数状态决定输出3个倒计时计数器中某个的状态输出。原理图模块： 图3.5.1 xskz模块设计源程序：library ieee;use ieee.std_logic

21、_1164.all;use ieee.std_logic_unsigned.all;entity xskz is port(en45,en25,en05m,en05b: in std_logic; ain45m,ain45b,ain25m,ain25b,ain05: in std_logic_vector(7 downto 0); 5个倒计时计数数据输入信号将此时倒计时数据输出 doutb,doutm: out std_logic_vector(7 downto 0);end entity xskz; architecture one of xskz issignal a :std_logic

22、_vector (3 downto 0);begin adoutm=ain45m;doutbdoutm=ain05;doutbdoutm=ain25m;doutbdoutm=ain05;doutbdoutm=00000000;doutbdout7dout7dout7dout7dout7dout7dout7dout7dout7dout7dout7clk,sm=sm,sb=sb,mr=mr,my0=en2,mg0=en1,br=br,by0=en4,bg0=en3);x2:cnt45sport map(clk=clk,sb=sb,en45=en1,dout45m=s45m,dout45b=s45b

23、);x3:cnt05sportmap(clk=clk,en05m=en2,dout5=s05,en05b=en4);x4:cnt25sportmap(clk=clk,sm=sm,sb=sb,en25=en3,dout25m=s25m,dout25b=s25b);x5:xskzportmap(en45=en1,en05m=en2,en25=en3,en05b=en4,ain45m=s45m,ain45b=s45b,ain25m=s25m,ain25b=s25b,ain05=s05,doutm(3 downto 0)=ym1,doutm(7 downto 4)=ym2,doutb(3 downto 0)=ym3,doutb(7 downto 4)=ym4);x6:ymq port map(pin1=ym1,dout7=dout1);x7:ymq port map(pin1=ym2,dout7=dout2);x8:ymq port map(pin1=ym3,dout7=dout3);x9:ymq port map(pin1=ym4,dout7=dout4);end art;仿真波形如下：图 4.1.2在clk的作用下，根据sm、sb的实际情况，红、黄、绿灯做相应显示以及数码管做相应显示。 第四章 心得与体会 总体来说，在做课程设计找资料时还是蛮顺利的。不论是网上还是学校