.二进制相位键控(PSK)调制器与解调器设计.Convertor（精品）

1、学 号： 0121209320121课 程 设 计题 目二进制相位键控（psk）调制器与解调器设计学 院信息工程学院专 业通信工程班 级通信zy1201姓 名陈祥源指导教师陈适年月日课程设计任务书学生姓名： 陈祥源 专业班级： 通信zy1201 指导教师： 陈适 工作单位： 信息工程学院 题 目： 二进制相位键控（psk）调制器与解调器设计 初始条件：（1）quartus ii、ise 等软件；（2）课程设计辅导书：xilinx fpga 设计与实践教程（3）先修课程：数字电子技术、模拟电子技术、通信原理主要任务:（1）掌握2cpsk、2dpsk的调制与解调原理； （2）掌握仿真软件quart

2、us ii的使用方法； （3）完成对2cpsk、2dpsk的调制与解调仿真电路设计，并对仿真结果进行分析。时间安排:（1）2014 年12月26日2015 年1月7日理论设计、仿真设计 地点：鉴主13 楼通信工程综合实验室、鉴主15 楼通信工程实验室。（2）2015 年1 月7 日进行理论答辩。指导教师签名： 年 月 日 系主任（或责任教师）签名： 年 月 日 摘 要目前，数字通信的发展速度已明显超过了模拟通信，成为当代通信技术的主流。随着微电子技术、计算机技术的广泛应用以及超大规模集成电路的出现，数字系统的设备复杂程度大大降低。同时高效的数据压缩技术以及光纤等大容量传输媒质的使用正逐步使带宽

3、问题得到解决。数字通信的应用必将越来越广泛。为了使数字信号在带通信道中传输，必须使用数字基带信号对载波进行调制，以使信号与信道的特性匹配，再在接收端通过解调恢复出原始数字信号，实现数字信息的传递。相移键控就是数字信号调制的一种有用并且广泛使用的方式。数字信号对载波相位调制称为相移键控psk（phase-shift keying）。数字相移键控是用数字基带信号控制载波的相位，使载波的相位发生跳变的一种调制方式。二进制相位键控用同一个载波的两种相位来代表数字信号。由于psk系统抗噪声性能优于ask和fsk，而且频带利用率较高，所以，在中、高速数字通信中被广泛采用。本次设计，利用仿真软件quartu

4、s ii，对2cpsk、2dpsk进行调制与解调电路的设计和仿真，并对设计过程和仿真结果进行了分析。关键词：psk；quartus ii；调制；解调；仿真abstractat present, the development speed of digital communication has been significantly more than the analog communication, become the mainstream of modern communication technology. with the wide application of micro elec

5、tronics technology, computer technology and large scale integrated circuit, the digital system equipment complexity greatly reduced. use the same time efficient data compression technology and large capacity optical fiber transmission medium is gradually making the bandwidth problem solved. digital

6、communication will be more widely applied.in order to make the digital signal transmission in a communication channel, must be performed on the carrier modulation using digital baseband signal, so that the characteristics of the signal and channel matching, then the receiver demodulation by restorin

7、g the original digital signal, the realization of digital information transmission. phase shift keying digital signal modulation is a useful and widely used way. called phase shift keying psk on the carrier phase modulation of digital signal (phase-shift keying). digital phase shift keying with phas

8、e digital baseband signal control carrier, a carrier modulation makes the phase jump of the. binary phase shift keying with two phase with a carrier to represent digital signal. the anti - noise performance is better than that of ask and fsk psk system, and the high rate of utilization of bandwidth,

9、 therefore, is widely used in high speed digital communication. the design, by using the simulation software quartus ii, design and simulation of modulation and demodulation circuit for 2cpsk, 2dpsk, and the design process and the simulation results are analyzed.keyword: psk; quartus ii; modulation

10、and demodulation; simulation;1. 前言数字传输系统分为基带传输系统和频带传输系统，在数字基带传输系统中，为了使数字基带信号能够在信道中传输，要求信道应具有低通形式的传输特性。然而，在实际信道中，大多数信道具有带通传输特性，数字基带信号不能直接传输。必须用数字基带信号对载波进行调制，产生各种已调数字信号。对载波的幅度、频率或相位进行键控，便可获得ask、fsk、psk等。这三种数字调制方式在抗干扰噪声能力和信号频谱利用率等方面，以相干psk的性能最好，已在中、高速传输数据时得到广泛应用。在同步解调的psk系统中，由于收端载波恢复存在相位含糊的问题，即恢复的载波可能与

11、未调载波同相，也可能反相，以至使解调后的信码出现“0”、“1”倒置。这是不希望的，为了克服这种现象，人们提出了相对移相方式。相对移相可通过对信码进行变换和绝对移相来实现。将信码经过差分编码变换成新的码组相对码，再利用相对码对载波进行绝对移相，使输出的已调载波相位满足相对移相的相位关系。目前越来越多的通信系统采用fpga进行硬件设计，基于fpga的数字调制解调器与模拟电路调制解调器相比，具有功耗低、结构简单、性能优越等特点，故在实际工程中得到了广泛的应用。而fpga设计中非常重要而频繁进行的一环是仿真。仿真能将硬件设计中的逻辑和时序问题及早暴露出来，以便工程师改进设计或调整方案。本次设计拟采用仿

12、真软件quartus ii，对2cpsk、2dpsk进行调制与解调的设计和仿真，并对仿真结果进行了分析。2. 基本原理及数学模型2.1 相移键控psk原理2.1.1 概念在大多数情况下，数字调制是利用数字信号的离散值去键控载波。对载波的幅度、频率或相位进行键控，便可获得ask、fsk、psk等。这三种数字调制方式在抗干扰噪声能力和信号频谱利用率等方面，以相干psk的性能最好，已在中、高速传输数据时得到广泛应用。数字信号对载波相位调制称为相移键控（即相位键控或移相键控）psk（phase-shift keying）。相移键控是用数字基带信号控制载波的相位，使载波的相位发生跳变的一种调制方式。相移

13、键控方法是通过改变载波信号的相位值来表示数字信号1，0的。2.1.2 分类psk也可分为二进制psk（2psk）和多进制psk（mpsk）。二进制相位键控用同一个载波的两种相位（通常初相相隔为）来代表二进制数字信号。在mpsk中，最常用的是四相相移键控，即qpsk（quadrature phase-shift keying），可以看成是由两个2psk调制器构成的。输入的串行二进制信息序列经串并变换后分成两路速率减半的序列，由电平转换器分别产生双极性二电平信号i(t)和q(t)，然后对载波acos2fct和asin2fct进行调制，相加后即可得到qpsk信号。相移键控（psk）常分为：（1）绝对

14、调相，即相干相移键控，记为cpsk（coherent phase-shift keying）；（2）相对调相，即差分相移键控，记为dpsk（differential phase shift keying）。对于二进制的绝对调相记为2cpsk或简记为、2psk或bpsk（b：binary），相对调相记为2dpsk。2.2 2cpsk原理2.2.1 2cpsk原理所谓绝对调相即相干相移键控（cpsk），是利用载波的不同相位去直接传送数字信息的一种方式。对2cpsk，载波相位只有0和两种取值，分别对应于调制信号的“0”和“1”。传“0“信号时，发起始相位为（相对于载波相位为反相）的载波；当传“1”信

15、号时，发起始相位为0（相对于载波相位为同相）的载波。由“0”和“1”表示的二进制调制信号通过电平转换后，变成由“1”和“1”表示的双极性nrz（不归零）信号，然后与载波相乘（在数字信号中，相乘即与运算），即可形成2psk信号。码元和相位的对应关系也可以反过来定义。按此规定，2cpsk信号的数学表示式为式中0为载波的初相位。受控载波在0、两个相位上变化。2.2.2 波形关于cpsk波形的特点，必须强调的是：cpsk波形相位是相对于载波相位而言的。因此画cpsk波形时，必须先把载波画好，然后根据相位的规定，才能画出它的波形。2.3 2cpsk信号调制2cpsk调制有直接调相法和相位选择法两种方法。

16、2.3.1 2cpsk信号调制的实现方法直接调相法直接调相法的电路可采用一个环形调制器，也称双平衡调制器。其电路和输出波形如下图所示。图中u为消息信号，在数字调制中即为消息信号；uc即载波信号。由高频电子线路课程所学习的知识可知，该电路在模拟调制中通常用于产生dsb信号。该电路对cpsk调制的原理可以通过以下两种方法进行说明：（1） 由dsb信号的特点可知，当消息信号的信号电平由正变负或由负变正时，已调信号会产生相位为的相移。应用到2cpsk调制中，由“0”和“1”表示的二进制调制信号通过电平转换后，变成由“1”和“1”表示的双极性nrz（不归零）信号，当基带信号在“1”和“1”之间变化时，输

17、出载波也会产生相位为的相移。从而可实现以下效果：在2cpsk调制中，当基带信号为正时，输出载波与输入载波同相，当基带信号为负时，输出载波与输入载波反相，从而实现了2cpsk调制。（2） dsb信号即消息信号与输入载波相乘后得到的信号，而2cpsk同样可由相乘得到：由“0”和“1”表示的二进制调制信号通过电平转换后，变成由“1”和“1”表示的双极性nrz（不归零）信号，然后与载波进行相乘，即与运算，即可形成2cpsk信号。2.3.2 2cpsk信号调制的实现方法相位选择法(相位选择法电路)相位选择法电路如上图所示，设振荡器产生载波频率为fc的载波信号为，它加到与门1，同时该振荡信号经倒相器，产生

18、了的相移，变为，加到与门2，基带信号和它的倒相信号分别作为与门1及与门2的选通信号。基带信号为1码时，与门1选通，输出为，输出载波与输入载波同相；基带信号为“0”码时，与门2选通，输出为，输出载波与输入载波反相，即可得到2cpsk信号。2.3.3 2cpsk调制方框图及电路符号鉴于fpga器件能够较好地实现数字电路，本次设计使用相位选择法进行2cpsk调制，方框图如下：fpgaclkstart基带信号计数器0相载波相载波二选一开关已调信号2cpsk调制电路结构如上图。该电路共有3个输入引脚和1个输出引脚，输入引脚分别对应clk时钟信号，start启动信号和基带信号（即消息信号），输出信号为已调

19、信号。fpga器件内部主要为计数器和二选一开关，计数器由clk和start信号控制，可实现对外部时钟信号clk的分频与计数，并输出两路相位不同的数字载波信号，对应起始相位为0（相对于载波相位为同相）的载波和起始相位为（相对于载波相位为反相）的载波，分别称为0相载波和相载波。2选1开关在基带信号的电平控制下，对两路载波信号进行选择，例如：传“0“信号时，选择相载波；当传“1”信号时，选择0相载波。输出信号即为2cpsk信号。cpsk调制电路符号cpsk解调方框图及电路符号2.4 2cpsk信号解调2.4.1 2cpsk信号解调的实现方法相干解调法2cpsk只能采用相干解调（又称同步解调，极性比较

20、法），因为发”0”或发”1”时，其采用相位变化携带信息。因此称为相干相移键控。在相干解调电路中，输入的2cpsk信号经带通后加到乘法器，乘法器将输入信号与载波极性比较。极性比较电路符合cpsk的定义（因2cpsk信号的相位是相对于载波而言的），经低通和取样判决电路后可直接还原出基带信号。2.4.2 2cpsk解调方框图及电路符号fpgaclkstart已调信号计数器q判决基带信号2cpsk相干解调电路结构如上图。该电路共有3个输入引脚和1个输出引脚，输入引脚分别对应clk时钟信号，start启动信号和已调信号，输出信号为基带信号（即消息信号）。fpga器件内部主要为计数器和判决器，计数器由cl

21、k和start信号控制，可实现对外部时钟信号clk的分频与计数，与调制电路不同的是，计数器q仅输出与发射端同步的0相数字载波，在2cpsk的解调框图中相当于实现了载波提取的功能；在判决器中将计数器输出的0相载波与数字cpsk信号中的载波进行与运算，在2cpsk的解调框图中相当于实现了乘法器的功能，当两比较信号在判决时刻都为1时，输出为1，否则输出为0，从而实现解调。在计数器q=0时，根据调制信号此时的电平高低，来进行判决。cpsk解调电路符号2.5 2dpsk原理2.5.1 “倒”现象cpsk是用已调载波的不同相位来代表基带信号的，在解调时，必须要先恢复载波，然后把载波与cpsk信号进行比较，

22、才能恢复基带信号。由于接收端恢复载波常常要采用二分频电路，它存在相位模糊，即用二分频电路恢复的载波有时与发送载波同相，有时反相，而且还会出现随机跳变。这种相位关系的不确定性将会造成解调出的数字基带信号与发送的数字基带信号正好相反,即“1”变为“0”,“0”变为“1”,判决器输出数字信号全部出错。这种现象称为cpsk 方式的“倒”现象或“反相工作”。这样就给绝对移相信号的解调带来困难。而dpsk，基带信号是由相邻两码元相位的变化来表示，它与载波相位无直接关系，即使采用同步解调，也不存在相位模糊问题，因此在实际设备中，相对移相得到了广泛运用。2.5.2 2dpsk原理相对调相即差分相移键控（dps

23、k），这种方式用载波相位的相对变化来传送数字信号，即利用前后码之间载波相位的变化表示数字基带信号的。所谓相位变化又有向量差和相位差两种定义方法。向量差是指前一码元的终相位与本码元初相位比较，是否发生相位变化。而相位差是指前后两码元的初相位是否发生了变化。对同一个基带信号，按向量差和相位差画出的2dpsk波形是不同的。例如在相位差法中，在绝对码出现“1”码时，2dpsk的载波初相位即前后两码元的初相位相对改变。出现“0”码时，2dpsk的载波相位即前后两码元的初相位相对不变。在向量差法中，在绝对码出现“1”码时，2dpsk的载波初相位相对前一码元的终相位改变。出现“0”码时，2dpsk的载波初相

24、位相对前一码元的终相位连续不变。在画2dpsk波形时，第一个码元波形的相位可任意假设。2.5.3 波形特点关于2dpsk波形的特点：（1）与2psk的波形不同，2dpsk波形的同一相位并不对应相同的数字信息符号，而前后码元的相对相位才能唯一确定信息符号。这说明解调2dpsk信号时，并不依赖于某一固定的载波相位参考值，只要前后码元的相对相位关系不破坏，则鉴别这个相位关系就可正确恢复数字信息。这就避免了2psk方式中的“倒”现象发生，因此得到广泛的应用。（2） 单从波形上看，2dpsk与2psk是无法分辩的。这说明，一方面，只有已知移相键控方式是绝对的还是相对的，才能正确判定原信息；另一方面，相对

25、移相信号可以看作是把数字信息序列（绝对码）变换成相对码，然后再根据相对码进行绝对移相而形成。这就为2dpsk信号的调制与解调指出了一种借助绝对移相途径实现的方法。这里的相对码，即差分码，其是按相邻符号不变表示原数字信息“0”，相邻符号改变表示原数字信息“1”的规律由绝对码变换而来的。比较：1 0 0 1 0 1 1 s(t)0 0 0 0 2psk 2dpsk判0 1 1 0 1 0 0倒现象0判0 0 0 1 0 1 1 全错错1位2.6 2dpsk信号的调制2dpsk信号应用较多，但由于它的调制规律比较复杂，难以直接产生，目前2dpsk信号的产生较多地采用码变换加cpsk调制而获得。2.6

26、.1 相对移相信号（dpsk）的产生相对移相信号（dpsk）是通过码变换加cpsk调制产生，其产生原理如下图所示。这种方法是把原基带信号经过绝对码相对码变换后，用相对码进行cpsk调制，其输出便是dpsk信号，即相对调相可以用绝对码一相对码变换加上绝对调相来实现。2.6.2 绝对码一相对码变换关系若假设绝对调相按“1”码同相，“0”码相的规律调制；而相对调相按“1”码相位变化（移相），“0”码相位不变规律调制。按此规定，绝对码记为ak，相对码记为bk，绝对码一相对码之间的关系为：根据上述关系，绝对码与相对码（差分码）可以相互转换。ak绝对码一相对码变换电路如下图所示。bk-1tbbk绝对码变为

27、相对码的波形如下图所示。由绝对码一相对码之间的关系可知，根据模2加运算法则，相对码一绝对码之间的关系为：根据上述关系，相对码一绝对码变换电路如下图所示。相对码变为绝对码的波形如下图所示。2.6.3 2dpsk信号调制的实现方法2dpsk信号的产生，先需将绝对码变换为相对码，然后用相对码对载波进行cpsk调制，即可得到相对码调相（2dpsk）信号。在上文中2cpsk部分所介绍的绝对调相器均可产生2dpsk信号，只需把输入信号在输入前由绝对码变为相对码即可。上图为采用相位选择法产生2dpsk信号的电路框图。2.6.4 2dpsk调制方框图及电路符号2dpsk调制方框图如下图所示。fpgacpsk调

28、制clkstart绝对码计数器异或寄存器相对码cpsk调制已调信号该电路共有3个输入引脚和1个输出引脚，输入引脚分别对应clk时钟信号，start启动信号和绝对码（即消息信号），输出信号为已调信号。本设计中，fpga器件需同时完成绝对码到相对码的变换功能以及cpsk调制功能，其中计数器、异或门和寄存器共同完成绝对码到相对码的变换功能。计数器由clk和start信号控制，可实现对外部时钟信号clk的分频与计数。寄存器中预先存有b0值，a1和b0的模2加运算在“异或”中进行，得到的结果b1一方面作为相对码的第一位送到cpsk调制模块的输入端，同时b1也将存入寄存器中，等待绝对码的下一位a2输入到f

29、pga器件后，再次与b1进行模2加运算，以此类推。cpsk调制部分可以通过相位选择法实现，实现方法见“cpsk调制”部分。dpsk调制电路符号2.6 2dpsk信号的解调2dpsk信号的解调有两种解调方式，一种是差分相干解调法，是一种非相干解调；另一种是相干解调码变换法。2.6.1 2dpsk信号解调的实现方法相干解调码变换法相干解调码变换法（又称同步解调码变换法，极性比较码变换法），此法即是在2psk解调的基础上，外加差分译码。2psk解调器将输入的2dpsk信号还原成相对码，再由相对码（差分码）译码器（又称码反变换器、相对码（差分码）一绝对码变换器）把相对码转换成绝对码，输出。在相干解调码

30、变换法电路中，输入的2dpsk信号经带通后加到乘法器，乘法器将输入信号与载波极性比较。经极性比较法电路解调，还原的是相对码。要得到原基带信号，必须经差分译码器，由相对码还原成绝对码，得到原绝对码基带信号。dpsk解调器由三部分组成，乘法器和载波提取电路实际上就是相干解调器。后面的相对码（差分码）绝对码的变换电路，其余部分完成低通判决任务。2.6.2 2dpsk信号解调的实现方法差分相干解调法（dpsk相位比较法解调器原理框图）dpsk相位比较法解调器原理框图如上图示。其基本原理是将接收到的前后码元所对应的调相波进行相位比较，它是以前一码元的载波相位作为后一码元的参考相位，所以称为相位比较法或称

31、为差分检测法，是一种非相干解调的方法。该电路与相干解调码变换法的不同之处在于乘法器中与信号相乘的不是载波，而是前一码元的信号，该信号相位随机且有噪声，它的性能低于相干解调码变换法的性能。这种方法不需要码变换器，也不需要专门的相干载波发生器，因此设备比较简单、实用。输入的udpsk信号一路直接加到乘法器，另一路经延迟线延迟一个码元的时间tb后，加到乘法器作为相干载波。若不考虑噪声影响，设前一码元载波的相位为，后一码元载波的相位为，则乘法器的输出为：经低通滤波器滤除高频项，输出为：式中，是前后码元对应的载波相位差。由调相关系知：则取样判决器的判决规则为：可直接解调出原绝对码基带信号。这里应强调的是

32、，相位比较法电路是将本码元信号与前一码元信号相位比较，它适合于按相位差定义的dpsk信号的解调，对码元宽度为非整数倍载频周期的按向量差定义的dpsk信号，该电路不适用。对cpsk信号解调，该电路输出端应增加相对码变为绝对码的变换电路。2.6.3 相对码绝对码转换方框图及电路符号鉴于fpga器件能够较好地实现数字电路，本次设计使用相干解调码变换法进行2dpsk解调。因此解调电路分为相干解调器和相对码（差分码）一绝对码变换器两部分。相干解调器电路仍然使用2cpsk的相干解调器电路，只不过输入的不再是2cpsk的已调信号，而是2dpsk的已调信号，输出的不再是基带信号，而是相对码。相对码进行转换才能

33、得到绝对码。相对码绝对码转换方框图如下：fpgaclkstart相对码计数器寄存器异或绝对码（基带信号）该电路共有3个输入引脚和1个输出引脚，输入引脚分别对应clk时钟信号，start启动信号和相对码，输出信号为绝对码（即基带信号）。其中计数器、异或门和寄存器共同完成相对码到绝对码的变换功能。计数器由clk和start信号控制，可实现对外部时钟信号clk的分频与计数。与绝对码相对码转换电路不同的是，此处寄存器完成的功能发生了变化。寄存器中预先存有b0值，相对码的第一位b1一方面输入到“异或”中，b1与b0发生模2加运算，得到的结果a1作为绝对码的第一位输出；与此同时，相对码的第一位b1存入寄存

34、器中，等待相对码的下一位b2输入到fpga器件后，再次与b1进行模2加运算，以此类推。绝对码相对转换电路符号3. 仿真结果记录与分析3.1 仿真环境介绍随着eda技术的发展，使用硬件描述语言来设计pld/fpga已经成为一种趋势。利用硬件描述语言，设计者可以将非常复杂的数字系统分为不同层次的模块进行设计，利用eda工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。最后利用fpga自动布局布线工具，把网表转换为要实现的具体电路布线结构。 quartus ii 软件是数字系统设计的仿真工具，它拥有fpga和cpld设计的所有阶段的解决方案，我们可以使用

35、quartus ii 软件完成数字逻辑设计仿真的所有阶段。quartus ii的设计流程如图 01所示。图 01 quartus ii的设计流程图quartus ii 是altera公司的综合性pld/fpga开发软件，支持原理图、vhdl、veriloghdl以及ahdl（altera hardware description language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整pld设计流程。quartus ii可以在xp、linux以及unix上使用，除了可以使用tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界

36、面统一，功能集中，易学易用等特点。quartus ii支持altera的ip核，包含了lpm/megafunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方eda工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方eda工具。此外，quartus ii 通过和dsp builder工具与matlab/simulink相结合，可以方便地实现各种dsp应用系统；支持altera的片上可编程系统（sopc）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。altera quartus ii 作为一种可编程逻辑

37、的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。quartus ii提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：（1）可利用原理图、结构框图、veriloghdl、ahdl和vhdl完成电路描述，并将其保存为设计实体文件；（2）芯片（电路）平面布局连线编辑；（3）logiclock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；（4）功能强大的逻辑综合工具；（5）完备的电路功能仿真与时序逻辑仿真工具；（6）定时/时序分析与关键路径延时分析；（7）可使用signaltap ii逻辑分析工

38、具进行嵌入式的逻辑分析；（8）支持软件源文件的添加和创建，并将它们链接起来生成编程文件；（9）使用组合编译方式可一次完成整体设计流程；（10）自动定位编译错误；（11）高效的期间编程与验证工具；（12）可读入标准的edif网表文件、vhdl网表文件和verilog网表文件；（13）能生成第三方eda软件使用的vhdl网表文件和verilog网表文件。3.2 仿真波形结果分析3.2.1 2cpsk的调制与解调2cpsk调制器的仿真波形如下图所示当start信号置为高电平时，开始进行2cpsk调制，输入的基带信号x为1011001000101，基带信号的码元周期，也就是每段0/1电平，占据12个c

39、lk周期，载波每个周期占据4个clk周期。因此，此处我们假定，基带信号的码元周期一定为载波周期的整数倍，如上图中为3倍。计数器q在输入时钟脉冲clk的驱动下进行计数，每过一个clk周期，计数器状态变化一次。载波信号f1、f2是根据计数器的状态变化产生的，从本质上说，计数器q对外部时钟信号clk进行分频与计数，并输出两路相位相反的数字载波信号f1、f2，且一个载波周期刚好对应一个计数周期1-2-3-0。由于start置高电平时，clk已经提前完成了上升沿的跳变，两个上升沿出现了一点点前后的时间差，所以在当前的clk周期内process(clk)进程触发时，start的值还为0，不能触发计数器开始

40、计数，只有当下一个周期到来时才可以开始计数，只有开始计数才能产生载波，所以两个载波f1和f2滞后于输入时钟约一个时钟周期。当然，如果start和clk同时出现上升沿，或者start上升沿提早于clk一点点（不超过一个clk周期）出现，那么就不会有这一个clk周期的滞后，输出的载波就可以再提前一个时钟周期clk。具体原因需考虑仿真环境的因素等。当然，我们可以观察到，虽然载波出现了滞后，但是调制结果并没有产生错误，因为基带信号x的码元周期为载波周期的整数倍。对于调制输出信号y，由于本程序中包含process(clk)和process(clk,x)两个进程，process(clk)进程产生载波，pr

41、ocess(clk,x)进程根据process(clk)产生的载波进行相位选择法调制，两者之间产生了调用关系，且两个进程并发执行，进程内部顺序执行，因此在编译时，编译程序为了避免process(clk,x)在process(clk)还没有产生载波时就调用了f1和f2两个变量，所以将调制输出信号y滞后载波一个时钟周期，因此调制输出信号y共滞后输入时钟clk两个时钟周期。2选1开关在程序中由if-else语句实现，在基带信号x的控制下，对两路载波信号进行选择，当基带信号x=1时，输出信号y=f1，当基带信号x=1时，输出信号y=f2，输出信号y即为cpsk信号。调制输出信号y如图所示，每段0/1电

42、平占据2个clk周期，对应于载波周期的一半。2cpsk解调器的仿真波形如下图所示。当start信号为高电平时，开始进行cpsk解调。输入信号x是从上文中所提到的2cpsk调制器的仿真波形中的调制输出信号y中复制出来的，仍然满足每段0/1电平占据2个clk周期，对应于载波周期的一半。因此，我们期望得到的解调结果应当是输入调制器的基带信号1011001000101。从上文中我们已知前提条件：基带信号的码元周期一定为载波周期的整数倍，2cpsk调制器的仿真波形中为3倍。当q=0时，根据调制输出信号x的此时的电平高低来进行判决，其判决机制解释如下。首先我们建立计数器到载波的关联关系。因为在调制时，计数

43、器根据clk周期进行计数，载波根据计数器的值产生，且载波周期就是计数器循环一次的周期。因此我们知道基带信号的码元周期一定为载波周期的整数倍。而此处解调时计数器的计数机制与调制时计数机制相同，仍然为每过一个clk周期，计数器状态变化一次，共有4个计数状态，仍然为1-2-3-0。当start为1时，计数器开始计数，由0变为1，因此当计数器状态再次变为0时，说明一个计数循环周期即将结束，对应到调制过程，则为一个载波周期结束。接下来我们建立这样的关联：调制输出信号计数器载波基带信号。因为调制输出信号是由载波搬移而成的，相位状态只有两种情况，即0相和反相。所以，我们只需要将调制输出信号按照载波周期分为小

44、段，因为载波周期与计数器计数周期相同，所以也就是将调制输出信号按照计数周期分为小段，即1-2-3-0，在每小段的开始前，也就是0状态时，首先执行q=q+1使q变为1，这时新一轮计数周期开始。然后检测调制输出信号的电平状态，便可得知该小段是由载波f1搬移而来还是载波f2搬移而来的：若开始处电平为1，则由载波f1搬移而来；若开始处电平为0，则由载波f2搬移而来的。又因为载波f1对应基带信号为1的情形，因此调制输出信号的检测值x为1时，基带信号y为1；因为载波f2对应基带信号为0的情形，因此调制输出信号的检测值x为0时，基带信号y为0。这样一来就可以完成解调的功能，还原出基带信号。输出信号y滞后输入

45、信号x一个时钟周期，其产生原因与调制时两个载波f1和f2滞后于输入时钟一个时钟周期的原因完全相同，此处不再赘述。如果start和clk同时出现上升沿，或者start上升沿提早于clk一点点（不超过一个clk周期）出现，那么y就不会有这一个clk周期的滞后。当然，该滞后的产生仍然未对输出信号y的正确性产生影响，因为输入信号x对应于载波的每一个小段为4个clk周期，每一段0/1电平持续时间横跨两个clk周期，即使滞后了1个clk周期，采集到的输入信号x值仍然是不变的，根据if clkevent and clk=1，下一个clk的上升沿到来时，start变为1，采集点相对于没有滞后的情况来说，往后移

46、动了一个clk周期，由这一段0/1电平的开始移到了中间，这时采集的x的电平，0还是0，1还是1。然后以4个clk周期，也就是一个载波周期，也就是一个计数周期为间隔进行采样，所以所有的采样点统一滞后了一个clk周期，因为每一段0/1电平持续时间横跨两个clk周期，所以采样点还在原来的0/1电平之内。观察仿真波形可知，解调器输出的信号1011001000101与调制器输入的基带信号完全一致，说明解调操作是正确的。3.2.2 2dpsk的调制与解调当start信号为高电平时，进行 2dpsk调制中的绝对码ak转换为相对码bk。绝对码ak从x中输入，相对码bk从y中输出，绝对码为10011001001

47、000001。相对移相信号（dpsk）是通过码变换加 cpsk调制产生。这种方法是把原基带信号经过绝对码相对码变换后再进行cpsk调制而得到的，绝对码相对码变换采用基带信号与延时后的输出信号异或而得。寄存器xx中预先存有b0值为0，a1和b0进行模2加运算，得到的结果b1一方面作为相对码的第一位送到cpsk调制模块的输入端y，同时b1也将存入寄存器xx中，等待绝对码的下一位a2通过x输入到fpga器件后，再次与xx中的b1进行模2加运算，以此类推。因此，寄存器xx的波形与相对码输出y完全相同。输出的相对码为再用相对码进行cpsk调制，其输出便是dpsk信号。输出信号y滞后输入信号x一个时钟周期

48、，其产生原因与调制时两个载波f1和f2滞后于输入时钟一个时钟周期的原因完全相同，此处不再赘述。如果start和clk同时出现上升沿，或者start上升沿提早于clk一点点（不超过一个clk周期）出现，那么y就不会有这一个clk周期的滞后。当然，该滞后的产生仍然未对输出信号y的正确性产生影响，因为输入信号x，也就是绝对码，基带信号，每一段0/1电平持续时间横跨4个clk周期，往后移动了一个clk周期，这时采集的x的电平，0还是0，1还是1。然后以4个clk周期，也就是一个载波周期，也就是一个计数周期为间隔进行采样，所以所有的采样点统一滞后了一个clk周期，因为每一段0/1电平持续时间横跨4个cl

49、k周期，所以采样点还在原来的0/1电平之内。观察仿真波形可知，输出的相对码为11101110001111110，与通过模2加运算得到的相对码结果完全相同，说明绝对码相对码转换是正确的。当start信号为高电平时，进行 2dpsk调制中的相对码bk转换为绝对码ak。相对码bk从x中输入，绝对码ak从y中输出，相对码bk为11101110001111110。相对移相信号（dpsk）的解调是通过cpsk解调加码变换产生。这种方法是先把dpsk信号通过cpsk解调得到相对码，然后把相对码经过相对码绝对码变换后得到原始的绝对码，也就是基带信号。相对码绝对码变换采用基带信号与延时后的输出信号异或而得。输入

50、信号x是前端2cpsk解调器的输出信号，经过相对码转换为绝对码后，输出信号y即为2dpsk解调出来的基带信号。寄存器xx中预先存有b0值为0，相对码的第一位b1一方面通过x输入到“异或”中，b1与b0发生模2加运算，得到的结果a1作为绝对码的第一位从y输出；与此同时，相对码的第一位b1存入寄存器xx中，等待相对码的下一位b2输入到fpga器件后，再次与b1进行模2加运算，以此类推。因此，寄存器xx的波形与相对码输入x完全相同。输出信号y滞后输入信号x一个时钟周期，其产生原因与调制时两个载波f1和f2滞后于输入时钟一个时钟周期的原因完全相同，此处不再赘述。如果start和clk同时出现上升沿，或

51、者start上升沿提早于clk一点点（不超过一个clk周期）出现，那么y就不会有这一个clk周期的滞后。当然，该滞后的产生仍然未对输出信号y的正确性产生影响，因为输入信号x，也就是相对码，每一段0/1电平持续时间横跨4个clk周期，往后移动了一个clk周期，这时采集的x的电平，0还是0，1还是1。然后以4个clk周期，也就是一个载波周期，也就是一个计数周期为间隔进行采样，所以所有的采样点统一滞后了一个clk周期，因为每一段0/1电平持续时间横跨4个clk周期，所以采样点还在原来的0/1电平之内。观察仿真波形可知，输出的绝对码为10011001001000001，与通过模2加运算得到的绝对码结果

52、完全相同，说明相对码绝对码转换是正确的。3.3 仿真生成的电路图3.3.1 2cpsk调制与解调仿真生成的rtl视图及电路图3.3.3 2dpsk调制与解调仿真生成的rtl视图及电路图附录附录1 2cpsk调制器的程序代码library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pl_cpsk isport(clk :in std_logic; -系统时钟 start :in std_logic; -开始调制信号 x :in std_l

53、ogic; -基带信号 y :out std_logic); -已调制输出信号end pl_cpsk;architecture behav of pl_cpsk issignal q:std_logic_vector(1 downto 0); -2位计数器signal f1,f2:std_logic; -载波信号beginprocess(clk) -此进程主要是产生两重载波信号f1，f2beginif clkevent and clk=1 then if start=0 then q=00; elsif q=01 then f1=1;f2=0;q=q+1; elsif q=11 then f1

54、=0;f2=1;q=00; else f1=0;f2=1;q=q+1; end if;end if;end process;process(clk,x) -此进程完成对基带信号x的调制 beginif clkevent and clk=1 then -上升沿触发 if q(0)=1 then if x=1 then y=f1; -基带信号x为1时，输出信号y为f1 else y=f2; -基带信号x为0时，输出信号y为f2 end if; end if;end if;end process;end behav;注释：-文件名：pl_cpsk-功能：基于vhdl硬件描述语言，对基带信号进行调制library ieee;- library ieee表示打开ieee库，因为ieee库不属于vhdl的标准库，所以使用库的内容要先声明； use ieee.std_logic_arith.all;- use和all是关键词，第二局表示允许使用ieee库中std_logic_1164程序包中的所有内容。use ieee.std_logic_1164.all;use ie