电子技术课程设计数字钟设计

1、 数字钟设计一、引言20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。 数字钟作为为人们日常生活中必不可少的物品，广泛用于个人家庭以及办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、携带方便等优点，它还用于计时、自动报时及自动控制等各个领域。尽管目前市场上已有现成的数字钟集成电路芯片出售，价格便宜、使用也方便，但鉴于数字钟电路的基本组成包含了数

2、字电路的主要组成部分，因此进行数字钟的设计是必要的，研究数字钟及扩大其应用，有着非常现实的意义。二、设计目的1、巩固加深对数字电子技术基础知识的理解，提高综合运用所学知识的能力，熟悉集成电路的使用方法。2、通过查找资料、选方案、设计电路、仿真或调试、写报告等环节的训练，培养学生独立分析问题、解决问题能力。3、了解电子线路设计的工程、工艺技术规范，学会书写设计说明书。 4、了解与掌握常用电子仪器的使用方法，及简单的制版、焊接、组装、调试工艺过程。5、培养学生严肃、认真的科学态度和工作作风。6、掌握数字钟的设计、组装与调试方法。三、设计要求1、设计一个具有“时”、“分”、“秒”显示的电子钟（23小

3、时59分59秒）。应具有校时功能。2、用中小规模集成电路组成电子钟，并在实验箱上进行组装、调试。3、画出框图和逻辑电路图，写出设计、实验总结报告。四、方案论证 方案一：4mhz的石英晶体构成振荡器。74ls160构成分频器，对石英晶体振荡器分频。74ls160分别组成六十进制的秒计数器、六十进制分计数器、二十四进制时计数器。使用74ls48作为驱动器，dpy-amber-cc共阴极数码管作为显示器。用74ls00及74lso4芯片构成时间校准电路。使用由4mhz的石英晶体振荡器和由74ls160构成的分频器构成的产生震荡周期为一秒的标准秒脉冲，把振荡周期为一秒的标准秒脉冲输入秒计数中，把秒计数

4、器地进位输出作为分计数器的cp脉冲，分计数器的进位输出作为时计数器的cp脉冲。74ls48驱动器驱动共阴极数码管显示数字。当校准电路工作时，计数电路不工作。方案二：用555定时器构成1khz的多谐振荡器。用74ls160构成分频器。构成的产生震荡周期为一秒的标准秒脉冲，由74ls160分别组成六十进制的秒计数器、六十进制分计数器、二十四进制时计数器。使用74ls48作为驱动器，dpy-amber-cc共阴极数码管作为显示器。用74ls00及74lso4芯片构成时间校准电路。555定时器构成1khz的多谐振荡器，经74ls160构成分频器的分频，分成1hz的周期信号。把震荡周期为一秒的标准秒脉冲

5、输入秒计数中，把秒计数器地进位输出作为分计数器的cp脉冲，分计数器的进位输出作为时计数器的cp脉冲。74ls48驱动器驱动共阴极数码管显示数字。当校准电路工作时，计数电路不工作。结论：方案一、方案二都很可以实本设计。但是方案一由于4mhz石英晶体振荡器产生的频率为4mhz，造成分频电路复杂，整个电路分频较困难，信号发生电路比较复杂。而555定时器构成的多谐振荡器的震荡频率输出信号频率为1khz，分频电路比较容易实现。整体信号发生电路简单。所以选用方案二。五、系统框图数字钟实际上是一个对标准频率（1hz）进行计数的计数电路。由于计数的起始时间有时与标准时间不一致，故需要在电路上加一个校时电路，同

6、时标准的1hz时间信号必须做到准确稳定。可以用555定时器构成多谐振荡器电路产生标准信号。图1所示为本课程设计的数字钟组成框图。时显示电路驱动电路分显示电路秒显示电路计数电路驱动电路驱动电路计数电路计数电路校时电路信号发生电路分频电路1khz信号1hz信号进位进位图1系统框图六、模块电路1、信号发生电路图为信号发生电路，555定时器组成多谐振荡器，多谐振荡器产生1u的信号频率。电阻、电容参数值计算如下：u1为电路的滤波电容，提高电路的稳定性，一般选取0.01uf.因为信号发生电路频率为1看还在，所以其3脚输出的信号周期为0.001s .555定时器组成的多谐振荡器周期计算公： ，取r为4.7k

7、，得c=0.103uf。c近似取0.1uf，选取以上的电阻、电容，多谐振荡器产生1khz信号。下图为信号发生电路原理图图2信号发生电路原理图2、 分频电路2.1 74ls160芯片介绍在本设计过程中将多次用到74ls160，这里对它的引脚图以及功能做一下介绍（如表1、表2、表3）。表1 设计过程中所画的图中74ls160的引脚介绍74ls160逻辑符号各引脚顿的名称dddd置数端qqqq输出端ep et工作状态控制端 ld预置数控制端rd异步置零（复位）端o进位输出端clk信号输入端表2 74ls160的功能表74ls160的功能表clkep et工作状态01 清零10 预置数111 1计数表

8、3 74ls160的真值表74ls160的真值表clkqqqq00000100012001030011401005010160110701118100091001100000通过对74ls160的功能表（表1）的观察可知，使用74ls160实现十进制计数器的功能时，ep端和et端均要接1，端和端不用的要接1。2.2 分频器分频电路实际上是一个1000进制计数器。et、ep开始都很为1，都工作在计数状态，当多谐振荡器产生的1000hz的信号脉冲时，首先输入进u1（74ls160）clock脉冲输入端，u1开始计数，本设计采用的是串行进位方式，当u 1计数为9时,u1进位输出端co为高电平经反相器

9、74ls04后，使u2的clock端为低电平。下一个计数脉冲到达后，u1变为0，u1 的co端跳回低电平，经反相器使u2的clock输入端产生一个整跳变，于是u2计入1，两片74ls160不是同步工作的。同理，当u2 计数9时，下一个脉冲到达u2后，u2变为0，u3计入1，当u3计入9时，u3的co进位输出为1，输出变为1hz的频率信号。当下一个脉冲到达u3 时，u3变为0，如此循环。下图为分频电路原理图图3分频电路原理图3计数电路3.1 秒、分计时电路因为秒计时，和分计时都是六十进制计数，所以在此将它们归在一起。秒计时电路使用原理为六十进制计数，当计数器记到59时，再来一个计数脉冲，计数器进

10、位输出变为1，送到更高一级的计数电路中去，同时自身置0。下面是六十进制计数器具体工作原理：本计数器采用的是并行进位整体置数方式。当分频电路产生1hz信号时，信号被加到u1和u2 clock u端，但刚开始u1的et和ep端为高电平u1工作（计数），而u2的et和 ep端受u1进位输出端co控制，刚开始计数时，u1进位输出端为0，所以u2不工作，当u1计数为9时，u1进位输出为1，此时u2计数。当下一个脉冲到来后，u1跳变为0，此时进位输出为0，u2又不工作，一直等到u1计数记到9时，u2才计数，每输入十个脉冲信号，u2记一次数。当u2计数记到5时（为0101时）且u1为9时（为1001时）即u

11、1的14脚11脚位高电平且u2的14脚12脚为高电平时，相应的脚接到四输入与非门中，此时四个脚输入全为高电平，与非门输出为低电平，与非门的输出接到u1、u2的置数端，置数端接入低电平有效，此时u1、u2置数工作，u1、u2置数输入为相应芯片上的预置数输入端的值，由于u1、u2的预置数输入端接地，即预置数为0000，此时计数器清零，又开始重新计数。下图为六十进制计数器原理图图4 六十进制计数器原理图3.2、 二十四进制计数器二十四进制计数器原理与六十进制计数器原理相似，只不过与非门采用的是三输入与非门，因为二十四进制计数器是在u1计数为3，且u2计数为2时进位的，此时只需要三个引脚的逻辑值即可，

12、二十四进制计数器的计数脉冲是分进位的进位脉冲信号。三输入与非门的三个引脚分别接u1的13、14脚和u2的13脚，当u1的计数为3时，即u1的13、14脚位高电平并且u2的13都为高电平时，74ls10的三个输入端值都为1 此时与非门输出为0，与非门的输出接到置数端进行置数处理。当u1、u2进行置数时，u1、u2全被置成零，此时计数器清零，可以重新开始计数。下图为二十四进制电路原理图图5 二十四进制计数原理图4、 驱动电路驱动电路主要集成芯片是74ls48，他的输入信号为单个74ls160计数器的输出信号，74ls48电路中灯测试输入端，灭灯输入、灭零输出和灭零输入均为无效状态，故其相应的引脚接

13、高电平，表示上述功能不工作。74ls48输出端接显示译码器的相应管脚。译码器输出端分别接相应的显示电路输入端。图6为驱动电路原理图图6 驱动电路原理图5、显示电路ds1(dpy-amber-cc)是共阴集数码管，共阴极的数码管，kk接低电平。由于共阴极数码管当中的二极管耐压值一般为2v左右，所以要在电源上接一个分压电阻（1看）进行分压。7脚（显示小数点）在本设计当中不需要显示，所以接地即可。图7为数码管外形图，图8为共阴极数码管原理图，图9 为显示电路原理图。图7 数码管外形图 图8 共阴极数码管原理图 图9 显示电路原理图6、 校准电路图为校时电路工作，当电子钟计数不准时需要对其进行校时处理

14、。校时时，开关s断开，此时反相器u2a输出为低电平，右边的与非门u1c被锁住，来自低一级的进位脉冲（12脚信号值）无法通过右边的与非门u1c ，u1c的输出值被置为1，u1a的2脚输入始终为1,；此时u1a打开，其值受u1b控制；此时u1b的5脚位为1，高电平，u1b打开，此时u1b的输出值完全受4脚控制，即受单脉冲信号控制，当输入一个单脉冲时（高电平）u1b输出为低电平，则相应的u1a输出值为高电平。当开关闭s合式，电路正常计数。u1b，和u1c的情况相反，u1b的5脚为低电平，u1b 被锁住，即u1b的输出不受4脚(单脉冲信号)影响，u1b输出始终为1，而u1c的13脚输入值由于之前有反相

15、器的反向，所以其输入值为1，与非门打开，u1c的输出值与其低一级的进位信号相同，当有进位信号时，u1c输出为0，u1a输出为1，完成计数功能，u1a输出值送到相应的计数电路中。当三个相同的门电路组合起来，分别控制时、分、秒计数器时，校时电路就完成了。图10 为单校时电路，图11为总校时电路图10 单校时电路图11总校时电路七、总电路本电路是以555定时器组成多谐振荡器作为频率发生器，多谐振荡器产生1000hz的振荡波，经过分频器分频，分解成1hz的脉冲波，随后经过秒计数器，秒计时器是60进制计数器，当计数器计数到60时产生进位脉冲，到分计数器。分计数器也是60进制计数器，当分计数器计数到60时

16、，再次产生更高一级的进位脉冲，脉冲送到时计数器，实现了分向时的进位。当需要进行校时时，打开对应的开关，进行对应位置上的校时，此时计数进位脉冲无效。下图为总电路原理图图12 总电路原理图八、 设计电路特点本设计主要采用的是计数器、门电路等器件，虽然器件 使用数量比较多，但相对来说，不是很复杂此课题的核心价值是他让我把一个具体的电路先进行整体抽象，在分模块具体落实。对于具体模块电路的构成，实现方式不同，大家也提出了自己的看法。此次设计的优点是本设计所需要的元器件比较常见，总体实现起来比较方便。但缺点是在设计当中首先是555定时器产生的1u信号，应为实际电阻、电容值的限制，产生的信号不是1u，故该信

17、号经过分频后产生的信号也不是标准秒脉冲。还有在分频电路刚开始分频时，由于由于第三个74160芯片在计数记到9时，它就产生进位脉冲，所以实际上刚开始主要元器件计数器记到900就进位输出1，会有一定的的误差。此后每输入1000，进位输出1，随着脉冲的增加，误差会越来越小。9、 系统所需元器件表4 元器件清单名称符号个数电容capc1共阴极数码管dpy amber-ccds1, ds2, ds3, ds4, ds5, ds66电阻res2r1 r4444开关sw-spsts11555定时器se555pu11十进制同步计数器74ls160u21十进制同步计数器74ls160u3, u4, u6, u7

18、, u9, u106六路反相器sn74ls04nu51六路反相器sn74ls20nu81六路反相器sn74ls10nu111六路反相器sn74ls48nu12, u13, u14, u15, u16, u176十、 参考资料1.电子技术课程设计指导，彭介华主编，北京：高等教育出版社2.电子电路实验及应用课题设计，卢结成、高世忻等编，合肥：中国科学技术大学出版社3.中国集成电路大全编写委员会编写，北京：国防工业出版社4.电子技术基础课程设计，梁宗善编，武汉：华中理工大学出版社5.电子技术基础实验与课程设计第二版,高吉祥主编,长沙,国防科技大学出版社, 6模拟电子技术基础 童诗白、华成英主编，北京，高等教育出版社，第四版7protel 99 se 电路设计与仿真应用清华大学 梁恩主、梁恩维编8新型电子电路应用实例，何希才 编著 科学技术出版社,第一版9.数字系统逻辑设计 欧阳星明 主编 北京：电子工业出版社10.数字电子技术基础 阎石主编，北京，高等教育出版社，第