南理工电子电工实验数字计时器设计实验报告

1、17电子电工综合实验（ii）实验报告 数字计时器设计 班级：9121042201学号: 912104220132姓名：董跃 目录一、 实验目的3二、 实验要求3三、 实验内容3四、 实验器件3 五、 元器件引脚图及功能表4六、 实验原理101. 秒脉冲发生电路112. 计时器电路113. 译码显示电路124. 报时电路135. 校分电路146. 清零电路15七、 逻辑图16八、 引脚接线图16九、 实验总结16参考文献17一、实验目的1.掌握常见集成电路的工作原理和使用方法。2.学会单元电路的设计方法和单元间设计组合。二、实验要求实现从0000到5959的多功能数字计时器，并且满足规定的清零，

2、快速校分以及报时功能的要求。三、实验内容1设计、安装、调试脉冲发生电路。2设计、安装、调试5959计时器电路。3设计、安装、调试译码显示电路。4设计、安装、调试任意状态清零电路。5设计、安装、调试快速校分电路。6设计、安装、调试整点报时电路（5953、5955、5957时发出频率为500hz的低声；5959时发出频率为1khz的高声）。7设计15项联接构成数字计时器电路四、实验器件1、 集成电路：ne5551片(多谐振荡)cd40401片（分频）cd45182片（8421bcd码十进制计数器）cd45114片（译码器）74ls003片（与非门）74ls201片（4输入与非门）74ls212片（

3、4输入与门）74ls741片（d触发器）2、 电阻：1k1只3k1只330（300）28只3、 电容：0.047uf 1只4、 共阴极双字屏显示器两块。五元器件引脚图及功能表1.ne5551片(多谐振荡)：(1)引脚布局图：图1 ne555引脚布局图（2）逻辑功能表：(引脚4 )vi1(引脚6)vi2(引脚2)vo(引脚3)001 vccvcc01 vccvcc11vcc不变表1 ne555逻辑功能表2.cd40401片（分频）：（1）引脚布局图：图2 cd4040引脚布局图（2）逻辑功能说明：cd4040是一种常用的12分频集成电路。当在输入端输入某一频率的方波信号时，其12个输出端的输出信

4、号分别为该输入信号频率的2-12-12，在电路 中利用其与ne555组合构成脉冲发生电路。其内部结构图如图4所示。引脚图如图3所示，其中vdd为电源输入端，vss为接地端，cp端为输入端cr为清零端，q1q12为输出端，其输出信号频率分别为输入信号频率的2-12-12。3.cd45182片（8421bcd码十进制计数器）：（1）引脚布局图：图3 cd4518引脚布局图（2）逻辑功能表：输入输出crcpenq3q2q1q0清零10000计数01bcd码加法计数保持00保持计数00bcd码加法计数保持01保持表2 cd4518逻辑功能表4.cd4511四片（译码器）：（1）引脚布局图：图4 cd4

5、511引脚布局图（2）逻辑功能表：输入输出ledcbagfedcba字符测灯011111118灭零1000000000000消隐锁存111显示le=01时数据译码110000001111110110000100001101110001010110112110001110011113110010011001104110010111011015110011011111006110011100001117110100011111118110100111001119表3 cd4511逻辑功能表5.74ls003片（与非门）：（1）引脚布局图：图5 74ls00引脚布局图（2）逻辑功能表：输入输出baq

6、000011101110表4 74ls00逻辑功能表6.74ls20一片（4输入与非门）：（1）引脚布局图：图6 74ls20引脚布局图（2）逻辑功能表：输入输出abcdq0xxx1x0xx1xx0x1xxx0111110表5 74ls20逻辑功能表74ls212片（4输入与门）：（1）引脚布局图：图7 74ls21引脚布局图（2）逻辑功能表：输入输出abcdq0xxx0x0xx0xx0x0xxx0011111表6 74ls21逻辑功能表8.74ls741片（d触发器）：（1）引脚布局图：图8 74ls74引脚布局图（2）逻辑功能表：输入输出cpdq清零x01x01置“1”x10x10送“0”

7、110o1送“1”11110保持o11x保持不允许x00x不确定表7 74ls74逻辑功能表9.电阻：电路所用的电阻为4色环电阻，阻值为330或者300的电阻共28只、阻值为1k和3k的电阻各1只。10.电容：0.047uf 1只11.共阴极双字屏两块：（1）引脚布局图：图9 共阴极双字屏引脚布局图（2）逻辑功能表：显示字型gfedcba段码001111113fh1000011006h210110115bh310011114fh4110011066h511011016dh611111017dh7000011107h811111117fh911011116fh表8 共阴极双字屏逻辑功能表六、实验

8、原理电子计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，其中控制电路可以分为校分电路、清零电路和报时电路。其具体的原理框图如图1所示。图10 电路原理框图电路各单元工作原理及逻辑设计总工作原理：由振荡器产生的稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲。秒计数器记满60后向分计数器进位。计数器的输出经译码器送显示器。记时出现误差时可以用校时电路进行校分，校秒。扩展电路必须在主体电路正常运行的情况下才能进行功能扩展。1.秒脉冲发生电路逻辑图如下：图11 脉冲发生电路图脉冲发生电路为计时电路提供计数脉冲，因为设计的是计时器，所以需要产生1hz的脉冲信号

9、。这里采用石英晶体振荡器和分频器构成。具体电路可由频率为f0212hz的晶体振荡器和12位二进制串行分频器cd4040实现。cd4040的最大分频系数是212,即q121hz，从q12可以输出脉冲信号。2.计时电路秒个位清零信号f1=1hz清零信号校分保持秒位信号秒十位分十位分个位清零信号清零信号图12计时器逻辑电路图计时电路钟的计数器，可以采用加法计数器cd4518实现。将分和秒的个位、十位分别与七段数码显示器上对应管脚连起来，使显示器上显示从0分0秒到59分59秒，然后清零重新计数。图11电路左半部分对应的是分的十位和个位，右部分对应的是秒的个位和十位。秒的个位的cp端和分的个位的en端都

10、由校分电路提供信号。同时分十位的en连到分个位的6号角，秒同分。3.译码显示电路译码器选用四线七段译码器cd4511，显示器选用共阴双字显示器。图13 译码显示电路图将译码器cd4511的7个输出端1、2、3、4、5、6、7分别与显示器上的对应端相连，译码器的3，4，5脚分别接1，1，0，输入端接计数器cd4518的输出端，即可实现数字显示的功能。两者都是从计数器的输出端向cd4511的输入端输入信号，通过译码器4511后再输入到数码管中。（330的电阻是以防电流过大使数码管烧毁）4.报时电路图14 报时电路图当需要在某一时刻报时，就将该时刻输出为“1”的信号作为触发信号，选通报时脉冲信号用蜂

11、鸣器进行报时。要使蜂鸣器在5953、5955、5957时发出低声（频率为500hz）；在5959时发出高声（频率为1khz）。蜂鸣器的一端接地， 则另一端的输入应满足以下式子：h5953f3+5955 f3+5957 f3+5959f45951（qbf3qcf3qdf4）其中，qb、qc、qd分别是秒个位的输出。 假设分十位所对应的计数器的输出为1qd,1qc,1qb,1qa；分个位所对应的计数器的输出为2qd,2qc,2qb,2qa；秒十位所对应的计数器的输出为3qd,3qc,3qb,3qa；秒个位所对应的计数器的输出为4qd,4qc,4qb,4qa。其中，q4为高位，q1为低位。 在595

12、1时，四个计数器的输出分别为：1qd1qc1qb1qa0101，2qd2qc2qb2qa1001，3qd3qc3qb3qa0101，4qd4qc4qb4qa0001。因此，此时的触发信号f1qc1qa2qd2qa3qc3qa4qa。而报时脉冲信号可以由cd4040输出分频信号中得到，低音选用500hz的脉冲，高音选用1khz的脉冲。连好之后，将输出接到蜂鸣器的一端，蜂鸣器的另一端接地即可实现了定点报时的功能。5.校分电路校分开关分计时器个位时钟端秒计数器十位进位端f2=2hz秒计数器个位时钟端（cp）图15 校分电路图如图，校分开关打到“0”时，计数器正常计数；当开关打到“1”时，分计数器以2hz的频率进行快速校分。校分电路工作原理：当校分开关打开时：输出为3qc，接到分个位的en端，实现正常进位；当校分开关闭合时：2hz的脉冲正好送到分个位的en端，使得分位的数字能以2hz的频率快速跳动，从而实现快速校分。在校分过程中，将原本接地的秒个位的cp端接到74ls74的端。这样，当校分开关打开时：实现正常进位，正常计数；当校分开关闭合时：相当于秒个位的cp端接高电平，秒个位停止计数，仅由分个位快速校准。6清零电路图16 清零电路图清零电路的工作原理：分别将分十位和秒十位的qb、qc端与非，之后再和一个清零开关与非，最后的输出接到分十位和秒十位