第三章组合电路

1、第三章第三章 组合逻辑电路组合逻辑电路 3.1 组合电路的基本分析和设计 3.2 加法器和数值比较器 3.3 编码器和译码器 3.4 数据选择器和分配器 3.5 用中规模集成电路实现组合逻辑函数 3.6 只读存储器（ROM) 3.7 组合电路中的竞争冒险 一、组合电路的特点一、组合电路的特点 = F0（I0、I1, In - - 1） ） = F1（I0、I1, In - - 1） = F1（I0、I1, In - - 1） )( )( nn tIFtY 1. 逻辑功能特点逻辑功能特点 电路在任何时刻的输出状态只取决于该时刻电路在任何时刻的输出状态只取决于该时刻 的输入状态，而与原来的状态无关

2、。的输入状态，而与原来的状态无关。 2. 电路结构特点电路结构特点 (1) 输出、输入之间输出、输入之间没有反馈延迟没有反馈延迟电路电路 (2) 不包含记忆性元件不包含记忆性元件( (触发器触发器) )，仅由，仅由门电路门电路构成构成 I0 I1 In-1 Y0 Y1 Ym-1 组合逻辑组合逻辑 电路电路 二、组合电路逻辑功能表示方法二、组合电路逻辑功能表示方法 真值表，卡诺图，逻辑表达式，逻辑图，真值表，卡诺图，逻辑表达式，逻辑图， 时序图时序图( (波形图波形图) ) 三、组合电路分类三、组合电路分类 1. 按逻辑功能不同：按逻辑功能不同： 加法器加法器 比较器比较器 编码器编码器 译码器

3、译码器 数据选择器和分配器数据选择器和分配器 只读存储器只读存储器 等等等等 2. 按开关元件不同：按开关元件不同： CMOS TTL 3. 按集成度不同：按集成度不同： SSI MSI LSI VLSI 3.13.1组合电路的基本分析方法和设计方法组合电路的基本分析方法和设计方法 设计方法 基本分析方法 组合逻辑电路 一般步骤： 一、组合逻辑电路的基本分析方法一、组合逻辑电路的基本分析方法 逻辑图功能表达式最简式真值表 3.（必要时）列出真值表 1.根据逻辑图逐级写出函数的逻辑表达式 2.进行化简，得到最简式（最简与或式） 4.文字说明逻辑功能 分析举例分析举例 例例 分析图中所示电路的逻辑

4、功能分析图中所示电路的逻辑功能 CABCBABCAABCY CBAABC CBAABC 表达式表达式 真值表真值表 A B CY 0 0 0 0 0 1 0 1 0 0 1 1 A B CY 1 0 0 1 0 1 1 1 0 1 1 1 1 1 0 0 0 0 0 0 功能功能判断输入信号极性是否相同的电路判断输入信号极性是否相同的电路 符合电路符合电路 Y A B C & &1 解解 列真值表如图： 只有当A=B=C=0或A=B=C=1时Z0 当A、B、C取值不一致时Z1 不一致判别电路不一致判别电路 二、组合逻辑电路的设计方法二、组合逻辑电路的设计方法 逻辑设计一般步骤：逻辑设计一般步骤

5、： 设计任务设计任务逻辑图逻辑图真值表真值表表达式表达式最简式最简式 选择逻辑门，画出逻辑图选择逻辑门，画出逻辑图 分析设计要求，列真值表分析设计要求，列真值表 由真值表列写逻辑表达式由真值表列写逻辑表达式 化简逻辑表达式化简逻辑表达式 （1）设定变量：）设定变量： 设计举例设计举例 例例 1 设计一个表决电路，要求输出信号设计一个表决电路，要求输出信号 的电平与三个输入信号中的多数电平一致。的电平与三个输入信号中的多数电平一致。 解解 输入输入 A、B、C ， 输出输出 Y （2）状态赋值：）状态赋值： A、B、C = 0 表示表示 输入信号为低电平输入信号为低电平 Y = 0 表示表示 输

6、入信号中多数为低电平输入信号中多数为低电平 1. 逻辑抽象逻辑抽象 A、B、C = 1 表示表示 输入信号为高电平输入信号为高电平 Y = 1 表示表示 输入信号中多数为高电平输入信号中多数为高电平 2. 列真值表列真值表 ABCY 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 0 1 1 1 3. 写输出表达式并化简写输出表达式并化简 ABCCABCBABCAY 最简与或式最简与或式最简与非最简与非-与非式与非式 ABACBCY ABACBC CABCBABC ABACBC 4. 画逻辑图画逻辑图 用与门和或门实现用与门和或门

7、实现ABACBCY A B Y C & & AB BC1 & AC 用与非门实现用与非门实现 ABACBCY & 若要求全部使用 或非门实现 ？ 化0得Z反最简与或式，再 取反，利用摩根定理，可 得Z的最简或与式，再两 次取反得最简或非式。 解： 1.列真值表 2.根据真值表画卡诺图化简 Z=A+BC Z=A BC 如果主裁判有否决权 ？ 例例2：某汽车驾驶员培训班进行结业考试，有三名裁判员，某汽车驾驶员培训班进行结业考试，有三名裁判员， 其中其中A为主裁判，为主裁判，B和和C为副裁判。评判时，按少数服从为副裁判。评判时，按少数服从 多数原则，但若主裁判认为合格亦可通过。试用与非门构多数原则，

8、但若主裁判认为合格亦可通过。试用与非门构 成的逻辑电路实现此评判规定成的逻辑电路实现此评判规定 例例 设计一个监视交通信号灯工作状态的逻辑电路。设计一个监视交通信号灯工作状态的逻辑电路。 正常情况下，红、黄、绿灯只有一个亮，否则视为故障状正常情况下，红、黄、绿灯只有一个亮，否则视为故障状 态，发出报警信号，提醒有关人员修理。态，发出报警信号，提醒有关人员修理。 解解 1. 逻辑抽象逻辑抽象 输入变量：输入变量： 1 - 亮亮 0 - 灭灭 输出变量：输出变量： R（红红） Y（黄黄） G（绿绿） Z（有无故障有无故障） 1 - 有有 0 - 无无 列真值表列真值表 R Y GZ 0 0 0 0

9、 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 2. 卡诺图化简卡诺图化简 R YG 0 1 00 01 11 10 1 111 1 YGRG RYGYRZ YGRGRYGYRZ 3. 画逻辑图画逻辑图 & 1 & & & 1 1 1 R G Y Z 解:列真值表 逻辑表达式以后讲 例例:某工厂有某工厂有A、B、C三个车间（每个车间需三个车间（每个车间需50千瓦电力）千瓦电力） 和一个自备电站，站内有两台发电机和一个自备电站，站内有两台发电机M和和N，M为为100千千 瓦，瓦，N为为50千瓦。试用与非门设计一个控制线路，去控千瓦

10、。试用与非门设计一个控制线路，去控 制制M和和N得启动。得启动。 3.2 加法器和数值比较器加法器和数值比较器 一、一、 加法器加法器 1. 半加器半加器（Half Adder） 只有两个只有两个 1 位二进制数相加，不考虑低位进位。位二进制数相加，不考虑低位进位。 ii BA ii CS 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 iiiii BABAS iii BAC 真真 值值 表表 函数式函数式 BA Ai+Bi = Si (和和) Ci (进位进位) 逻逻 辑辑 图图 曾曾 用用 符符 号号 国国 标标 符符 号号 半加器半加器（Half Adder） Si &

11、Ai Bi =1 Ci CO Si AiBi Ci HA Si AiBi Ci iiiii BABAS iii BAC 函函 数数 式式 BA 2. 全加器全加器（Full Adder） 两个两个 1 位二进制数相加，考虑低位进位。位二进制数相加，考虑低位进位。 Ai + Bi + Ci -1 ( 低位进位低位进位 ) = Si ( 和和 ) Ci ( 向高位进位向高位进位 ) 1 0 1 1 - A 1 1 1 0 - B +- 低位进位低位进位 10 01 0 1 1 1 1 真真 值值 表表 1-1-1-1- iiiiiiiiiiiii CBACBACBACBAS 1111- - - -

12、 - iiiiiiiiiiiii CBACBACBACBAC 标准标准 与或式与或式 A B Ci-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 SiCiA B Ci-1SiCi 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 - S高位进位高位进位 0 卡诺图卡诺图 全加器全加器（Full Adder） A BC 0 1 00 01 11 10 1 1 1 1 Si A BC 0 1 00 01 11 10 1 111 Ci 圈圈 “ 0 ” 1111 - - - - - iiiiiiiiiiiii CBACBACBACB

13、AS 11- - - iiiiiii CBCABAC 1-1-1-1- iiiiiiiiiiiii CBACBACBACBAS 11- - - iiiiiii CBCABAC 最简与或式最简与或式 圈圈 “ 1 ” 逻辑图逻辑图 (a) 用用与门与门、或门或门和和非门非门实现实现 曾用符号曾用符号 国标符号国标符号 CO CI Si AiBiCi-1 Ci FA Si AiBiCi-1 Ci & 1 111 Ai SiCi BiCi-1 1 (b) 用用与或非门与或非门和和非门非门实现实现 1111 - - - - - iiiiiiiiiiiii CBACBACBACBAS 11- - - i

14、iiiiii CBCABAC & 1 & 1 111 CiSi AiBiCi-1 3. 集成全加器集成全加器 TTL：74LS183 CMOS：C661 双全加器双全加器 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD 2Ai2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai1Bi VSS VCC 2Ai 2Bi 2Ci-1 2Ci 2Si VCC 2A 2B 2CIn 2COn+1 2F 1A1B 1CIn1FGND 1Ai1Bi1Ci-11Si地地1Ci 1COn+1 4、加法器、加法器（Adder）实现多位二进制数相加的电路实现多位二进制数相

15、加的电路 4 位串行进位加法器位串行进位加法器 特点：特点： 电路简单，连接方便电路简单，连接方便 速度低速度低 = 4 tpd tpd 1位全加器的平均位全加器的平均 传输延迟时间传输延迟时间 01230123 BBBBBAAAAA C0S0 B0A0C0-1 CO S S CI C1S1 B1A1 CO S S CI C2S2 B2A2 CO S S CI C3S3 B3A3 CO S S CI 2. 超前进位加法器超前进位加法器 作加法运算时，总进位信号由输入二进制数直接作加法运算时，总进位信号由输入二进制数直接 产生。产生。 1000000 )( - - CBABAC 011111 )

16、(CBABAC 1000001111 )()( - - CBABABABA 特点特点 优点：速度快优点：速度快 缺点：电路比较复杂缺点：电路比较复杂 1 )( - - iiiiii CBABAC 1000000 )( - - CBABAC 10000011111 )()( - - CBABABABAC 超前进位电路超前进位电路 S3 S2 S1 S0 C3 A3 B3 A2 B2 A1 B1 A0 B0 C0-1 CI CI CI CI C0 C1 C2 集成芯片集成芯片 CMOS：CC4008 TTL： 74283 74LS283 应用举例应用举例 8421 BCD 码码 余余 3 码码 二

17、、二、 数值比较器数值比较器（Digital Comparator） 1、1 位数值比较器位数值比较器 0 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 0 0 1 0 真真 值值 表表 函数式函数式 逻辑图逻辑图 用用与非门与非门 和和非门非门实现实现 Ai Bi Li Gi Mi Li( A B ) Gi( A = B ) Mi( A BL = 1 A = B M = 1A 100 = 100 = 100 =100 =010 001 = 001 = 001 =001 B = B3B2B1B0 LGM 4 4位数值比较器位数值比较器 A3 B3 A2 B2 A1 B1 A0 B

18、0 & & 1& 1& & 1& 1& & 1& 1& 1 1 & 1& 1& 1 1 M L G A2 A1 B3 A3 B2 B1 B0 1 A0 G = (A3 B3)(A2 B2) (A1 B1)(A0 B0) 4 位数值比较器位数值比较器 M = A3B3+ (A3 B3) A2B2 + (A3 B3)(A2 B2) A1 B1+ (A3 B3)(A2 B2)(A1 B1) A0B0 L = M+G 1 位数值比较器位数值比较器 3 M 3 G 2 M 2 G 1 M 1 G 0 M 0 G AiMi Bi Ai Bi AiBi Li Gi AiBi & 1& 1& 比比 较较 输输

19、 入入级级 联联 输输 入入输输 出出 A3B3A2B2A1B1A0B0ABFA B 001 = 001 = 001 = 001 = 001001 = 010010 = 100100 100 = 100 4 位集成数值比较器的真值表位集成数值比较器的真值表 级联输入：级联输入：供扩展使用，一般接低位芯片的比较输出，即供扩展使用，一般接低位芯片的比较输出，即 接低位芯片的接低位芯片的 FA B 。 扩展：扩展： 级级 联联 输输 入入 集成数值比较器集成数值比较器 74LS85 (TTL) 两片两片 4 位位数值比较器数值比较器 74LS85 AB 74LS85 AB VCC A3 B2 A2

20、A1 B1 A0 B0 B3 AB FAB FA=B FAB地地 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 7485 74LS85 1 8 位位数值比较器数值比较器 低位比较结果低位比较结果 高位比较结果高位比较结果 FAB FAB B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 比较输出比较输出 CMOS 芯片设置芯片设置 A B 只是为了电路对称，不起判断作用只是为了电路对称，不起判断作用 B7 A7 B6 A6 B5 A5 B4 A4 FAB CC14585 AB B3 A3 B2 A2 B1 A1 B0

21、 A0 FAB CC14585 AB 集成数值比较器集成数值比较器 CC15485(CMOS) 扩展：扩展： 两片两片4 位位 8 位位 VDDA3 B3 FAB FABA BA=BA1VSS 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 CC14585 C663 1 低位比较结果低位比较结果 高位比较结果高位比较结果 1 对带符号数的比较 ？ 先看符号 对于负数，两个数比较结果 取反做为最后结果 符号不同，正数大于负数 符号相同 对于正数，两个数比较结果 就是最后结果 3.3编码器和译器 译码器 编码器 编码 二进制编码器 二-十进制码(BCD码) 循环码 常

22、用编码 二十进制编码器 优先编码器 编码器和译器 二进制译码器 二十进制（BCD）译码器 显示译码器 译码是编码的逆过程，即把二元序列还原成信息(编 码对象)，实现译码的电路叫译码器。 编码器和译器 用文字、符号或数码表示特定对象的过程，叫用文字、符号或数码表示特定对象的过程，叫编码编码 n位二进制代码可以表示2 n个信号 例如：N36 n2365.1699 n6 1.1.编码编码 编码器和译器 编码器就是实现编码的电路 用二进制代码表示有关对象的过程，叫用二进制代码表示有关对象的过程，叫二进制编码二进制编码 一位二进制代码可以表示两个信号(用0和1) 两位二进制代码可以表示四个信号(用00、

23、01、10、11) 如果信息数为如果信息数为N N，那么，需要二进制代码位数，那么，需要二进制代码位数 n2 2N 十进制的十个数码十进制的十个数码0 1 2 0 1 2 9 9用二进制表示；计数方法用二进制表示；计数方法 采用十进制。采用十进制。 对于有权码(N)10W3b3+ W2b2+ W1b1+ W0b0 W3 W2 W1 W0为权，b3b2b1b0为二进制数0、1 习惯采用的有以下几种： 8421BCD码： 2421 BCD码： 5211码： 余3码（余3 BCD码）： 余3码循环码： 二二- -十进制码（十进制码（BCD码）码） 编码器和译器 8421BCD码:如果权为(W3 W2

24、 W1 W0)(8 4 2 1)，则为 8421BCD码. 2421 BCD码:如果权为(W3 W2 W1 W0)(2 4 2 1)，则为 2421BCD码， 编码方式有两种情况，分别叫做A码和B码， 5211码：有权码 余3码(余3 BCD码)： 是一种无权码，偏权码，每组二进制码对应的十进制数正 好比它代表的十进制数多了3，故叫余3码，或者简单地说: 从0开始，每一位都比8421BCD码多3。 余3码循环码:也是无权码，它比一般循环码多了3. 编码器和译器 常用BCD编码 十进制 数 8421码2421 码(A) 2421 码(B) 5421 码(A) 5421 码(B) 余3码余3循 环

25、码 右移码 0 1 2 3 4 5 6 7 8 9 0000 0001 0010 0011 0100 0101 0110 0111 1110 1111 0000 0001 0010 0011 0100 1011 1100 1101 1110 1111 0000 0001 1000 1001 1010 0101 0110 0111 1110 1111 0000 0001 0010 0011 0100 0101 0110 0111 1011 1100 0000 0001 0010 0011 0100 1000 1001 1010 1011 1100 0011 0100 0101 0110 0111

26、 1000 1001 1010 1011 1100 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 00000 10000 11000 11100 11110 111110 1111 00111 00011 00001 循环码 循环码中任意两个相邻码组之间只有一位码元不同 编码器和译器 0 1 1 0 0 0 1 1 1 0 1 1 0 1 0 0 0 0 0 0 1 1 1 1 0 1 1 0 0 0 1 1 1 0 1 1 0 1 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0

27、1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 编码器编码器（Encoder） 二进制编码器二进制编码器 二二十进制编码器十进制编码器 分类：分类： 普通编码器普通编码器 优先编码器优先编码器 2nn 104 或或 Y1I1 Y2 Ym I2 In 代代 码码 输输 出出 信信 息息 输输 入入 编编 码码 器器 框框 图图 1 1、二进制编码器、二进制编码器 用用 n 位二进制代码对位二进制代码对 N = 2n 个信号进行编码的电路个信号进行编码的电路 3 位二进制编码器位二进制编码器(8 线线- 3 线线)编码表编码表 函函 数数 式式 Y2 = I4 + I5 +

28、 I6 + I7 Y1 = I2 + I3+ I6 + I7 Y0 = I1 + I3+ I5 + I7 输输 入入 输输 出出 I0 I7 是一组互相排斥的输入变是一组互相排斥的输入变 量，任何时刻只能有一个端输入有效量，任何时刻只能有一个端输入有效 信号。信号。 输输 入入 输输 出出 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Y2 Y1 Y0 I0 I1 I2 I3 I4 I5 I6 I7 3 位位 二进制二进制 编码器编码器 I0 I1 I6 I7 Y2 Y1 Y0 I2 I4 I5 I3 函数式函数式 逻辑图逻辑图 用用或门或门实

29、现实现 用用与非门与非门实现实现 76542 IIIIY 76321 IIIIY 75310 IIIIY 7654 IIII 7632 IIII 7531 IIII Y2 Y1 Y0 111 I7 I6 I5 I4 I3I2 I1I0 & Y2 Y1 Y0 4567 IIII 23I I 01I I 用用 4 位二进制代码对位二进制代码对 0 9 十个信号进行编码的电路十个信号进行编码的电路 2 2、二、二- -十进制编码器十进制编码器 二二-十进制十进制 编码器编码器 I0 I2 I4 I6 I8 I1 I3 I5 I7 I9 Y0 Y1 Y2 Y3 例：设计一个例：设计一个8421BCD码

30、编码器。码编码器。 解： 分析：N=10 n210 n=4 列真值表：列真值表： 列写表达式： Y3I8I9 Y2I4I5I6I7 Y1I2I3I6I7 Y0I1I3I5I7 编码器和译器 编码器和译器 8421BCD码编码器的实现 这是Ii1时编码，若Ii0时编码，则 其中开关是常断开关，平 时开关断开，按下闭合。 还有常合开关，摁下断开 ，符号如图: 编码器和译器 T8 实现可用与非门，如图： 1 5.5.优先编码器优先编码器 允许几个信号同时输入，但电路只对优先级别高的进行编允许几个信号同时输入，但电路只对优先级别高的进行编 码，对级别低的不予理睬。输入变量之间不是互相排斥，码，对级别低

31、的不予理睬。输入变量之间不是互相排斥， 而是级别高的排斥级别低的。而是级别高的排斥级别低的。 编码器和译器 上述两种编码器在某一时刻只允许有一个有效输入， 否则，输出端会发生混乱，出现错误。 优先编码器优先编码器 应首先规定优先级别。 例：设计一个有例：设计一个有10个信号（个信号（I0I9）的编码器，的编码器， Ii1编码，编码，I9级别最高。级别最高。 解：分析：N=10，2nN，n4， I9级别最高，只要I91，即对 其进行编码，要对I0进行编码， 必须I1I9均为0 列真值表： 编码器和译器 Y1同理可推出. 实现如图： 实际购买的许多是优先编码器，例如：74LS147 十进制 (BC

32、D)优先编码器，74LS148 83线优先编码器。 其引线排列图为： 编码器和译器 编码器和译器 编码器和译器 编码器和译器 译码器译码器（Decoder） 编码的逆过程，将二进制代码翻译为原来的含义编码的逆过程，将二进制代码翻译为原来的含义 1、二进制译码器、二进制译码器 (Binary Decoder) 输入输入 n 位二位二 进制代码进制代码 如：如： 2 线线 4 线译码器线译码器 3 线线 8 线译码器线译码器 4 线线 16 线译码器线译码器 A0Y0 A1 An-1 Y1 Ym-1 二进制二进制 译码器译码器 输出输出 m 个个 信号信号 m = 2n 例例. 3位二进制译码器位

33、二进制译码器 ( 3 线线 8 线线) 真值表真值表 函数式函数式 0127 AAAY 0120 AAAY 0121 AAAY 0122 AAAY 0123 AAAY 0124 AAAY 0125 AAAY 0126 AAAY A0Y0 A1 A2 Y1 Y7 3 位位 二进制二进制 译码器译码器 012 AAA 01234567 YYYYYYYY 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0

34、0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 3 线线 - 8 线译码器逻辑图线译码器逻辑图 000 输出低电平有效输出低电平有效 工作原理：工作原理： 11111101 & Y7 & Y6 & Y5 & Y4 & Y3 & Y2 & Y1 & Y0 A2 A2 A1 A1 A0 A0 111 1 11 A2A1A0 001 11110111 010 10111111 011 11101111 100 11111011 101 11111110 110 11011111 111 01111111 2. 集成集成 3 线线 8 线译码器线

35、译码器 - 74LS138 引脚排列图引脚排列图功能示意图功能示意图 321 SSS、 输入选通控制端输入选通控制端 1S 0 321 SS或或 芯片芯片禁止禁止工作工作 0 1 321 SSS且且 芯片芯片正常正常工作工作 VCC 地地 13245678 16 15 14 13 12 11 109 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 3. 二

36、进制译码器的级联二进制译码器的级联 两片两片3 线线 8 线线4 线线-16 线线 Y0Y7Y8Y15 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 高位高位 Y7 A0 A1 A2 A3 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 低位低位 Y7 1 0 工作工作禁止禁止 有输出有输出无输出无输出 1 禁止禁止工作工作 无输出无输出有输出有输出 0 78 15 三片三片 3 线线- 8 线线 5 线线 - 24 线线 34 A A（1）（）（2）（）（3）输输 出出 工工 禁禁 禁禁

37、 70 YY 禁禁 工工 禁禁 158 YY 禁禁 禁禁 工工 2316 YY 0 0 0 1 1 0 1 1禁禁 禁禁 禁禁全为全为 1 74LS138 (1) Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y0 Y7 Y7 74LS138 (3) Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y16 Y7 Y23 74LS138 (2) Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y8 Y7 Y15 A0A1A2A3A4 1 功能特点：功能特点： 输出端提供全部最小项输出端提

38、供全部最小项 电路特点：电路特点： 与门与门( (原变量输出原变量输出) ) 与非门与非门( (反变量输出反变量输出) ) 4. 二进制译码器的主要特点二进制译码器的主要特点 将输入的BCD码翻译(还原)成十个数码的电路叫二-十 进制(BCD)译码器。 编码器和译器 Y0 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 Y 74LS42 D C B A 二二-十进制译码器十进制译码器(Binary-Coded Decimal Decoder) 例：设计一个8421 BCD码译码器 解:分析:输入是4位二进制代码，输出是10位数码，这 是一个4线10线译码器，如图: 列真值表(高电平翻译)

39、列写表达式 1)对于拒绝伪输入的译码器，伪输入时输出按0对待， 则每一输出对应一个最小项。 优点:当输入伪码时，输出恒为0，不产生输出(伪输出) 缺点:电路复杂 编码器和译器 2)对于不拒绝伪输入的译码器，输入伪输入时，输出任意 (约束项)，可以用卡诺图化简，可集中在一张卡诺图上。 优点：电路简单； 缺点：可能产生伪输出。 例如：输入1010，应无输出，但Y21 Y81 输入1100，应无输出，但Y41 Y81。 集成二集成二十进制译码器：十进制译码器： 74LS42就是一个8421 BCD码译码器，如图： 编码器和译器 编码器和译器 这是个拒绝 伪输入的译 码器，低电 平翻译。 编码器和译器

40、 半导体显示半导体显示(LED) 液晶显示液晶显示(LCD) 共阳极共阳极 每字段是一只每字段是一只 发光二极管发光二极管 三、显示译码器三、显示译码器 数码显示器数码显示器 a e b c f g d abcdef g R + 5 V Ya A3 A2 A1 A0 +VCC+VCC 显示显示 译码器译码器 共阳共阳 Yb Yc Yd Ye Yf Yg 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 1 0 0 1 1 1 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 0 0 0 1 1 0 1 0 0 1 1

41、0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 低电平低电平驱动驱动 0 1 1 1 0 0 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 共阴极共阴极 abcdef g R +5 VYa A3 A2 A1 A0 +VCC 显示显示 译码器译码器 共阴共阴 Yb Yc Yd Ye Yf Yg 高电平高电平驱动驱动 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 0 0 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1

42、 1 1 0 0 0 1 0 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 a e b c f g d 驱动共阴极数码管的电路驱动共阴极数码管的电路 输出输出高电平高电平有效有效 YaYbYcYdYeYfYg A3A2A1A0 1111111 1111111111111 111 驱动共阳极数码管的电路驱动共阳极数码管的电路 A3A2A1A0 YaYbYcYdYeYfYg 输出输出低电平低电平有效有效 &1& & 111 & 1 例：设计一

43、个8421BCD码数码显示器。（采用共阳极，用与或 非门实现） 编码器和译器 解：列真值表 列写表达式，用卡诺图，为了求与或非式，先求Ya的最简与 或式（圈0即可）卡诺图： 编码器和译器 YaA3+A1+A2A0+A2A0 同理：YbA2+A1A0+A1A0 YcA1+A0+A2 YdA2A0+A2A1A0+A2A1+A1A0 +A3 YeA2A0+A1A0 YfA3+A1A0+A2A1+A2A0 YgA3+A2A1+A1A0+A2A1 利用与或非门实现如图： 编码器和译器 数数 据据 传传 输输 方方 式式 0 1 1 0 发送发送 0 1 1 0 并行传送并行传送 0 1 1 0 串行传送

44、串行传送 并并- -串转换：串转换：数据选择器数据选择器 串串- -并转换：并转换：数据分配器数据分配器 3. 4 数据选择器和分配器数据选择器和分配器 接收接收 0 1 1 0 在发送端和接收端不需要在发送端和接收端不需要 数据数据 并并-串串 或或 串串-并并 转换装置，转换装置， 但每位数据各占一条传输线，当但每位数据各占一条传输线，当 传送数据位数增多时，成本较高，传送数据位数增多时，成本较高， 且很难实现。且很难实现。 3. 4. 1 数据选择器数据选择器 ( Data Selector ) 能够从能够从多路多路数据输入中数据输入中选择一路选择一路作为输出的电路作为输出的电路 一、一

45、、4 选选 1 数据选择器数据选择器 输输 入入 数数 据据 输输 出出 数数 据据 选择控制信号选择控制信号 A0 Y 4选选1 数据选择器数据选择器 D0 D3 D1 D2 A1 1. 工作原理工作原理 0 0 0 1 1 0 1 1 D0D1D2D3 D0 0 0 D0 D A1 A0 2. 真值表真值表 D1 0 1 D2 1 0 D3 1 1 Y D1 D2 D3 3. 函数式函数式 013012011010 AADAADAADAADY 一、一、4 选选 1 数据选择器数据选择器 3. 函数式函数式 013012011010 AADAADAADAADY 4. 逻辑图逻辑图 33221

46、100 DmDmDmDm 1 & 1 1 Y A1 1A0 D0D1D2D3 0 0 0 1 1 0 1 1 = D0= D1= D2= D3 二、集成数据选择器二、集成数据选择器 1. 8 选选 1 数据选择器数据选择器 74151 74LS151 74251 74LS251 引引 脚脚 排排 列列 图图 功功 能能 示示 意意 图图 选通控制端选通控制端 S VCC 地地 13245678 16 15 14 13 12 11 10 9 74LS151 D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y Y S MUX D7A2D0A0A1S YY 禁止禁止使能使能 1 0

47、 0 0 0 D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 0 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 A2 A0 地址端地址端 D7 D0 数据输入端数据输入端 数据输出端数据输出端、 YY 012701210120 AAADAAADAAADY ，选择器被禁止，选择器被禁止时时当当 1 S ），选择器被选中（使能，选择器被选中（使能时时当当 0 S 1 0 YY 2. 集成数据选择器的扩展集成数据选择器的扩展两片两片 8 选选 1（74151） 16 选选 1数据选择器数据选择器 A2 A1 A0 A3 D1

48、5 D8 1 Y 1 S 74151 (2) D7A2D0ENA0A1 Y Y2 D7 D0 74151 (1) D7A2D0ENA0A1 S Y Y1 低位低位高位高位 0 禁止禁止使能使能 0 7 0 D0 D7 D0 D7 1 使能使能禁止禁止 D8 D15 0 D8 D15 0 四片四片 8 选选 1（74151）32 选选 1 数据选择器数据选择器 1/2 74LS139 S A4A3 A2A1A0 & Y 方法方法 1： 74LS139 双双 2 线线 - 4 线译码器线译码器 74151 (4) D7A2D0ENA0A1 S4 Y3 74151 (1) D7A2D0ENA0A1

49、D0S1 Y0 74151 (2) D7A2D0ENA0A1 S2 Y1 74151 (3) D7A2D0ENA0A1 S3 Y2 D7D8D15D16D23 D24 D31 1 1 1 1 1 0 7 禁止禁止 禁止禁止 禁止禁止 禁止禁止 0 0 0 1 1 1 0 禁止禁止 禁止禁止 禁止禁止 使能使能 0 1 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 禁止禁止 1 01 1 D0 D7 D8 D15 D16 D23 D24 D31 1 1 0 1 1 0 1 1 0 1 1 1 方法方法 2：74LS153 双双 4

50、选选 1 数据选择器数据选择器 34 A A（1） （2） （3） （4）输出信号输出信号 0 0 工工 禁禁 禁禁 禁禁 70 DD 0 1禁禁 工工 禁禁 禁禁 158 DD 1 0禁禁 禁禁 工工 禁禁 2316 DD 1 1禁禁 禁禁 禁禁 工工 3124 DD 译译码码器器输输出出 00 Y 01 Y 02 Y 03 Y 方法方法 1： 四片四片 8 选选 1（74151）32 选选 1 数据选择器数据选择器 四路四路 8 位位 并行数据并行数据 四片四片8选选1 四路四路 1 位位 串行数据串行数据 一片一片4选选1 一路一路 1 位位 串行数据串行数据 （电路略）（电路略） 真值

51、表真值表（使用（使用 74LS139 双双 2 线线 - 4 线译码器）线译码器） 3. 4. 2 数据分配器数据分配器 ( Data Demultiplexer ) 将将 1 路路输入数据，根据需要分别传送到输入数据，根据需要分别传送到 m 个个输出端输出端 一、一、1 路路-4 路数据分配器路数据分配器 数据数据 输入输入 数据输出数据输出 选择控制选择控制 0 0 0 1 1 0 1 1 1 A 0 A 3210 YYYY D 0 0 0 0 D 0 0 0 0 D 0 0 0 0 D 01AAD 0 1AAD 0 1 AAD 01A AD & Y0 & Y1 & Y2 & Y3 1 A

52、1 1 A1 D D A0 1 路路-4 路路 数据分配器数据分配器 Y0 Y3 Y1 Y2 A1 真真 值值 表表 函函 数数 式式 逻辑图逻辑图 二、集成数据分配器二、集成数据分配器 用用 3 线线-8 线译码器线译码器可实现可实现 1 路路-8 路路数据分配器数据分配器 数据输出数据输出 S1 数据输入（数据输入（D） 32使使能能控控制制端端、 SS ）数数据据输输出出（ 70DYY 地址码地址码 数据输入数据输入 ( (任选一路任选一路) ) 。实实现现数数据据分分配配器器的的功功能能 时时 , 0 32 SS S2 数据输入（数据输入（D） ）数数据据输输出出（ 70DYY 2 1

53、 使使能能控控制制端端、 SS 。实实现现数数据据分分配配器器的的功功能能 时时 , 0 , 1 2 1 SS 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 3. 5 用用 MSI 实现组合逻辑函数实现组合逻辑函数 3. 5. 1 用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数 一、基本原理和步骤一、基本原理和步骤 1. 原理：原理：选择器输出为标准与或式，含地址变量的选择器输出为标准与或式，含地址变量的 全部最小项。例如全部最小项。例如 而

54、任何组合逻辑函数都可以表示成为最小项之和而任何组合逻辑函数都可以表示成为最小项之和 的形式，故可用数据选择器实现。的形式，故可用数据选择器实现。 013012011010 AADAADAADAADY 01270120 AAADAAADY 4 选选 1 8 选选 1 2. 步骤步骤 (1) 根据根据 n = k - 1 确定数据选择器的规模和型号确定数据选择器的规模和型号 (n 选择器选择器地址码地址码，k 函数的函数的变量个数变量个数) (2) 写出函数的写出函数的标准与或式标准与或式和选择器和选择器输出信号表达式输出信号表达式 (3) 对照比较确定选择器各个输入变量的表达式对照比较确定选择器

55、各个输入变量的表达式 (4) 根据采用的根据采用的数据选择器数据选择器和和求出的表达式求出的表达式画出连画出连 线图线图 二、应用举例二、应用举例 例例 1 用数据选择器实现函数用数据选择器实现函数 解解 (2) 标准与或式标准与或式 ABCCABCBABCAF ACBCABF (1) n = k - -1 = 3 - -1 = 2 可用可用 4 选选 1 数据选择器数据选择器 74LS153 数据选择器数据选择器 013012011010 AADAADAADAADY (3) 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系 令令 A1 = A, A0 = B 01 BAABCBA

56、CBAF 则则 D0 = 0 D1 =D2 = C D3 = 1 方法一：公式法方法一：公式法 ABDBADBADBADY 3210 F A B Y 1/2 74LS153 D3D2D1D0A1A0 ST 1 C (4) 画连线图画连线图 (4) 画连线图画连线图(与方法一相同与方法一相同) 方法二：图形法方法二：图形法 按按 A、B 顺序写出函数的标准与或式顺序写出函数的标准与或式 ABCCABCBABCAF 含变量含变量 C 的的 F 的卡诺图的卡诺图含变量含变量 Di 的的 Y 的卡诺图的卡诺图 A B 0 1 01 A1 A0 0 1 01 0C C1 D0D1 D2D3 令令 A1

57、= A, A0 = B则则 D0 = 0 D1 =D2 = C D3 = 1 例例 2 用数据选择器实现函数用数据选择器实现函数 m Z148,9,10,12,3,4,5,6,7, 解解 (2) 函数函数 Z 的标准与或式的标准与或式 DABCDCABDCBADCBADCBA BCDADBCADCBADCBACDBAZ 8 选选 1 012701210120 AAADAAADAAADY (3) 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系 (1) n = k-1 = 4-1 = 3 若令若令A2 = A, A1= B, A0= C (4) 画连线图画连线图 则则D2=D3 =D

58、4 =1 D0= 0 用用 8 选选 1 数据选择器数据选择器 74LS151 Z A B C 1 D D 1 D1=D DmDmDm mmmDmZ 765 4321 111 0 0 m DDDD 765 Y 74LS151 D7D6D5D4D3D2D1D0A2A1A0S 方法一：公式法方法一：公式法 则则 方法二：图形法方法二：图形法 m Z148,9,10,12,3,4,5,6,7, AB CD 00 01 11 10 00 01 11 10 00 11 11 10 0 1 1 1 1 1 0 0 DmDmDm mmmDmmZ 765 43210 1110 0 0 m , 1 432 DD

59、D Dm 1 1 2 m Dm 6 1 3 m Dm 7 Dm 5 1 4 m , , 0 10 DDD DDDD 765 令令 A2 = A A1= B A0= C 也可以用真值表来推出 ABCDZD 00000 00010 00100 00111 01001 01011 01101 01111 10001 10011 10101 10110 11001 11010 11101 11110 D0=0 D1=D D2=1 D3=1 D4=1 D5= D D6= D D7= D Y 74LS151 D7D6D5D4D3D2D1D0A2A1A0S A B C 1 D D 1 例例3 3：用：用74

60、15174151实现下表所示功能实现下表所示功能 解： 函数有3个变量，数据选择器有3个地址码，正好每一个变 量对应一个地址码，即：A、B、C分别对应A2、A1、A0， 此时，数据输入端就是真值表的顺序 Y 74LS151 D7D6D5D4D3D2D1D0A2A1A0 S A B C 0 1 1 0 1 0 0 1 注意数据选择器中是从D7到D0 对于变量数K少于地址码数n的函数，可选择其中K个 地址码做为变量输入，其它固定输入0(或1)，而输入 端只在被选择的地方输入，其它不管。 3. 5. 2 用二进制译码器实现组合逻辑函数用二进制译码器实现组合逻辑函数 一、基本原理与步骤一、基本原理与步