第5章 存储系统

1、第五章第五章 存存 储储 系系 统统 5.1 存储器的分类与性能评价存储器的分类与性能评价 5.2 存储系统的层次结构存储系统的层次结构 5.3 半导体存储器半导体存储器 5.6 虚拟存储器虚拟存储器 5.4 主存储器主存储器 5.5 高速缓冲存储器高速缓冲存储器 一、存储器分类一、存储器分类 1. 按存储介质分类按存储介质分类 (1) 半导体存储器半导体存储器 (2) 磁表面存储器磁表面存储器 (3) 磁芯存储器磁芯存储器 (4) 光盘存储器光盘存储器 易失易失TTL 、MOS 磁头、载磁体磁头、载磁体 硬磁材料、环状元件硬磁材料、环状元件 激光、磁光材料激光、磁光材料 非非 易易 失失 5

2、.1 存储器的分类与性能评价存储器的分类与性能评价 (1) 存取时间与物理地址无关（随机访问）存取时间与物理地址无关（随机访问） 顺序存取存储器顺序存取存储器 磁带磁带 2. 按存取方式分类按存取方式分类 (2) 存取时间与物理地址有关（串行访问）存取时间与物理地址有关（串行访问） 随机存储器随机存储器 只读存储器只读存储器 直接存取存储器直接存取存储器 磁盘磁盘 在程序的执行过程中在程序的执行过程中 可可 读读 可可 写写 在程序的执行过程中在程序的执行过程中 只只 读读 磁盘、磁带、光盘磁盘、磁带、光盘 高速缓冲存储器（高速缓冲存储器（Cache） Flash Memory 存存 储储 器

3、器 主存储器主存储器 辅助存储器辅助存储器 MROM PROM EPROM EEPROM RAM ROM 静态静态 RAM 动态动态 RAM 3. 按在计算机中的作用分类按在计算机中的作用分类 （1）存储容量：存放二进制信息的数量）存储容量：存放二进制信息的数量 存储容量存储容量 = 存储单元个数存储单元个数 * 存储字长（按字）存储字长（按字） = 字节数（按字节编址）字节数（按字节编址） 目前计算机的存储容量大多以字节数来表示目前计算机的存储容量大多以字节数来表示 地址线数目为地址线数目为 n，存储容量，存储容量2nB ( 2 ) 存取速度：一般采用两种参数描述存取速度：一般采用两种参数描

4、述 a. 存取时间存取时间(TA) 指从指从CPU给出有效地址启动一次存给出有效地址启动一次存 取（读取（读/写）操作到该操作完成所需的时间。读、写分写）操作到该操作完成所需的时间。读、写分 别为别为TAR、TAW 。 b.存取周期存取周期(Tmc)指连续两次存储器操作之间的最小时指连续两次存储器操作之间的最小时 间。间隔略大于间。间隔略大于TA 二、存储器的性能评价二、存储器的性能评价 （3）带宽）带宽：每秒从存储器进出的最大信息量每秒从存储器进出的最大信息量 存取周期反映存储器的带宽存取周期反映存储器的带宽 例：TMC100ns 8位数据 带宽为1/100ns8b=80Mb/s 提高存储器

5、的带宽的途径提高存储器的带宽的途径 a缩短存取周期，指制造工艺方面缩短存取周期，指制造工艺方面,TTL 为为10ns;MOS为为100ns b增加储字长增加储字长 c增加存储体增加存储体 （4）成本）成本：也称价格，一般有两个指标：存储系统也称价格，一般有两个指标：存储系统 总的拥有成本和每存储位的成本。总的拥有成本和每存储位的成本。 前者指构成整个计算机存储系统的所有存储器前者指构成整个计算机存储系统的所有存储器 件及相关设备的购买总成本；件及相关设备的购买总成本； 后者等于存储芯片的容量（位）除以存储芯片后者等于存储芯片的容量（位）除以存储芯片 的价格。的价格。 5.2 存储系统的层次结构

6、存储系统的层次结构 一、存储器访问的局部性原理一、存储器访问的局部性原理 经过对处理器访问主存储器情况的统计发现，经过对处理器访问主存储器情况的统计发现， 无论是取指令还是存取数据，处理器访问的存储单无论是取指令还是存取数据，处理器访问的存储单 元趋向于聚集在一个相对较小的连续存储单元区域元趋向于聚集在一个相对较小的连续存储单元区域 内。这种现象称为存储器访问的内。这种现象称为存储器访问的局部性原理局部性原理。 访问局部性访问局部性表现为表现为时间局部性时间局部性和和空间局部性空间局部性。 时间局部性时间局部性是指将要访问的信息就是现在正在是指将要访问的信息就是现在正在 访问的信息。访问的信息

7、。 空间局部性空间局部性是指将要用到的信息就在正使用的信是指将要用到的信息就在正使用的信 息旁边。息旁边。 二、层次结构的存储系统二、层次结构的存储系统 用户对存储系统的要求一般是相同的：用户对存储系统的要求一般是相同的：容量大、速度快、容量大、速度快、 价格低。价格低。 在现有存储器工艺技术水平下，上述要求无法满足。容量大在现有存储器工艺技术水平下，上述要求无法满足。容量大 的存储器在速度上通常要比容量小的存储器慢。速度快的存储器的存储器在速度上通常要比容量小的存储器慢。速度快的存储器 在价格上通常要比速度慢的存储器贵。在价格上通常要比速度慢的存储器贵。 为了解决这种问题，选用生产与运行成本

8、不同的、存储容为了解决这种问题，选用生产与运行成本不同的、存储容 量不同的、读写速度不同的多种存储介质，按一定的层次结构组量不同的、读写速度不同的多种存储介质，按一定的层次结构组 织成一个统一的存储器系统，使每种介质都处于不同的地位，发织成一个统一的存储器系统，使每种介质都处于不同的地位，发 挥不同的作用，充分发挥各自在速度、容量、成本方面的优势，挥不同的作用，充分发挥各自在速度、容量、成本方面的优势， 从而综合达到最优性能价格比，即把这样一个存储器组织作为一从而综合达到最优性能价格比，即把这样一个存储器组织作为一 个整体看，具有容量大、速度快、位价低的综合指标。这样一个个整体看，具有容量大、

9、速度快、位价低的综合指标。这样一个 存储整体称为存储整体称为“存储系统存储系统”。 高高 低低 小小 大大 快快 慢慢 辅存辅存 寄存器寄存器 缓存缓存 主存主存 磁盘磁盘 光盘光盘 磁带磁带 光盘光盘 磁带磁带 速度速度容量容量 价格价格 位位 存储器三个主要特性的关系存储器三个主要特性的关系 CPU CPU 主机主机 1)通用寄存器组：处于通用寄存器组：处于CPU内部，为执行指令方便而设，通常内部，为执行指令方便而设，通常 由几个、十几个、几十个寄存器组成，各种机器不等。其速度由几个、十几个、几十个寄存器组成，各种机器不等。其速度 最快、容量最小、位价最高，但由于容量太小，并不被看成是最快

10、、容量最小、位价最高，但由于容量太小，并不被看成是 独立的存储级。独立的存储级。 2）主存：是存储系统的核心，是计算机自动、高速运行程序必）主存：是存储系统的核心，是计算机自动、高速运行程序必 不可少的功能部件，是计算机传统的五大部件之一。因此，计不可少的功能部件，是计算机传统的五大部件之一。因此，计 算机对主存的要求是比较高的，但在目前的存储技术水平下，算机对主存的要求是比较高的，但在目前的存储技术水平下， 主存只能做到容量比较大、速度比较快、位价适中，仍然远远主存只能做到容量比较大、速度比较快、位价适中，仍然远远 满足不了满足不了CPU运行程序的要求。运行程序的要求。 3）高速缓存（）高速

11、缓存（Cache）：为平滑主存与）：为平滑主存与CPU之间的速度之差，之间的速度之差， 加速加速CPU访存的速度，在性能较好的计算机中，主存与访存的速度，在性能较好的计算机中，主存与CPU之之 间增加一个缓冲存储器，其容量比通用寄存器组大得多，比主间增加一个缓冲存储器，其容量比通用寄存器组大得多，比主 存小得多，速度接近存小得多，速度接近CPU，位价介于寄存器与主存之间，位价介于寄存器与主存之间 Cache与主存一起构成内存。与主存一起构成内存。 寄存器、寄存器、Cache、主存由不同指标的半导体存储器实现。、主存由不同指标的半导体存储器实现。 4） 辅助存储器（外部存储器）辅助存储器（外部存

12、储器）；为了存放大量备用为了存放大量备用 的程序和数据，在主机之外设置了一级辅助存储器，的程序和数据，在主机之外设置了一级辅助存储器， 其容量比主存大得多，速度比主存慢得多，但位价也其容量比主存大得多，速度比主存慢得多，但位价也 便宜得多。便宜得多。 辅存通常由磁表面存储器实现，目前大多数计算辅存通常由磁表面存储器实现，目前大多数计算 机使用磁盘，但由于磁盘的容量实际上也有限，因此机使用磁盘，但由于磁盘的容量实际上也有限，因此 有些系统使用磁带等速度更低、容量更大（磁带等设有些系统使用磁带等速度更低、容量更大（磁带等设 备带盘可换，容量可无限延伸）的磁表面存储器作为备带盘可换，容量可无限延伸）

13、的磁表面存储器作为 硬盘的后备。硬盘的后备。 由于辅存与主机的连接方式和由于辅存与主机的连接方式和I/O设备相同，因此设备相同，因此 主机通常以主机通常以I/O管理方式管理外存。管理方式管理外存。 缓存缓存CPU主存主存辅存辅存 三、缓存三、缓存 主存层次和主存主存层次和主存 辅存层次辅存层次 缓存缓存主存主存辅存辅存主存主存 虚拟存储器虚拟存储器 10 ns20 ns200 nsms 虚地址虚地址 逻辑地址逻辑地址 实地址实地址 物理地址物理地址 主存储器主存储器 （速度）（速度）（容量）（容量） 1）Cache主存层次主存层次：根据程序运行的局部性原理，可以在计：根据程序运行的局部性原理，

14、可以在计 算机运行程序时，通过合理的调度将当前使用最多的一小段程算机运行程序时，通过合理的调度将当前使用最多的一小段程 序和数据放在序和数据放在Cache中，使中，使 CPU大部分时间访问高速缓存大部分时间访问高速缓存 Cache，只有个别的指令或数据从缓存中读不到，需要到主存，只有个别的指令或数据从缓存中读不到，需要到主存 去取。这样，从整体运行的效果分析，去取。这样，从整体运行的效果分析，CPU访存速度接近于访存速度接近于 Cache的速度，而寻址空间和位价却接近于主存。的速度，而寻址空间和位价却接近于主存。 2）主存）主存辅存层次辅存层次： 为了更好地对主存、辅存统一调度，目前广泛采用虚

15、拟存为了更好地对主存、辅存统一调度，目前广泛采用虚拟存 储技术，即将主存与辅存的一部份通过软硬结合的技术组成虚储技术，即将主存与辅存的一部份通过软硬结合的技术组成虚 拟存储器，程序员可使用这个比主存实际空间大得多的虚拟地拟存储器，程序员可使用这个比主存实际空间大得多的虚拟地 址空间编程，当程序运行时，再由软、硬件自动完成虚拟地址址空间编程，当程序运行时，再由软、硬件自动完成虚拟地址 空间与主存实际物理空间的转换。这个转换操作对于程序员来空间与主存实际物理空间的转换。这个转换操作对于程序员来 说是透明的说是透明的.因此，从程序员的角度看，他所使用的存储器其容因此，从程序员的角度看，他所使用的存储

16、器其容 量和位价接近于辅存，而速度接近于主存量和位价接近于辅存，而速度接近于主存。 各级存储器存放的信息必须能够满足两个基本原则：各级存储器存放的信息必须能够满足两个基本原则： 1.一致性原则一致性原则：同一个信息在各级存储器中必须保持相同的值。：同一个信息在各级存储器中必须保持相同的值。 2.包含性原则包含性原则：处在内层（更靠近：处在内层（更靠近CPU）存储器中的信息一定）存储器中的信息一定 包含在各外层的存储器中。包含在各外层的存储器中。 通过采用层次结构结合软硬件技术，从整个存通过采用层次结构结合软硬件技术，从整个存 储系统来看，就达到了速度快、容量大、位价储系统来看，就达到了速度快、

17、容量大、位价 低的优化效果。低的优化效果。 5.3 半导体存储器半导体存储器 根据存储的信息是否可以读根据存储的信息是否可以读/写，半导体存储器写，半导体存储器 分为随机访问半导体存储器（分为随机访问半导体存储器（RAM）和只读半导体存）和只读半导体存 储器（储器（ROM）。）。 1、半导体存储芯片的基本结构、半导体存储芯片的基本结构 译译 码码 驱驱 动动 存存 储储 矩矩 阵阵 读读 写写 电电 路路 片选线片选线 读读/写控制线写控制线 地地 址址 线线 数数 据据 线线 芯片容量芯片容量 1K4位位 16K1位位 地址线地址线（单向）（单向）数据线数据线（双向）（双向） 104 141

18、 0,0 15,015,7 0,7 读读/写控制电路写控制电路 地地 址址 译译 码码 器器 字线字线 0 15 168矩阵矩阵 07 D 07 D 位线位线 读读 / 写选通写选通 A 3 A 2 A 1 A 0 2. 半导体存储芯片的译码驱动方式半导体存储芯片的译码驱动方式 (1) 线选法（单译码方式）线选法（单译码方式） 0 0 0 0 0,00,7 0 07 D 07 D 读读 / 写写选通选通 线选法的特点线选法的特点 a.译码结构简单，速度快，但器材用量大译码结构简单，速度快，但器材用量大 （n根地址线需根地址线需2n套驱动器），当容量较大套驱动器），当容量较大 时，导致成本太高，

19、仅适合于高速小容量时，导致成本太高，仅适合于高速小容量 存储器。存储器。 b. 并行输入并行输入/输出（数据输出（数据I/O）按多位（字）按多位（字 节）组织节）组织 A 3 A 2 A 1 A 0 A 40,31 0,0 31,031,31 Y 地址译码器地址译码器 X 地地 址址 译译 码码 器器 3232 矩阵矩阵 A 9 I/O A 8 A 7 A 56 A Y0Y31 X 0 X 31 D 读读/写写 (2) 重合法（双译码方式）重合法（双译码方式） 00000 0 0 0 0 0 0,0 31,0 0,31 I/O D 0,0 读读 重合法的特点重合法的特点 a. 与线选法相比大大

20、减少了译码输出线根与线选法相比大大减少了译码输出线根 数，则器材用量也大大减少，有效地降低数，则器材用量也大大减少，有效地降低 了存储器的成本，适用于大容量存储芯片了存储器的成本，适用于大容量存储芯片 b. 数据位数据位I/O按位组织按位组织 5. 3. 1 随机访问半导体存储器随机访问半导体存储器RAM 1. SRAM 一一. SRAM的分类的分类 SRAM采用的开关元件，有两种：采用的开关元件，有两种： 双极型双极型 MOS型型 驱动能力强，开关速度快，存取周期短，驱动能力强，开关速度快，存取周期短， 速度快，速度快， 成本高，功耗大成本高，功耗大 MOS管的逻辑符号如下图所示。当控制端管

21、的逻辑符号如下图所示。当控制端W为高为高 电位时，电位时，MOS管导通，即管导通，即R点与点与VCC同电位。同电位。 二二. 静态静态 RAM (SRAM) (1) 静态静态 RAM 基本电路基本电路 A 触发器非端触发器非端 1 T 4 T触发器触发器 5TT6、 行开关行开关 7TT8、 列开关列开关 7TT8、一列共用一列共用 A 触发器原触发器原 端端 T1 T4 T5T6 T7T8 A A 写放大器写放大器写放大器写放大器 DIN 写选择写选择读选择读选择 DOUT 读放读放 位线位线A位线位线A 列地址选择列地址选择 行地址选择行地址选择 T1 T4 T1 T2 T3T4 T5T6

22、 Vcc A A T1 T4 T5T6 T7T8 A 写放大器写放大器写放大器写放大器 DIN 写选择写选择读选择读选择 读放读放 位线位线A 位线位线A 列地址选择列地址选择 行地址选择行地址选择 DOUT 静态静态 RAM 基本电路的基本电路的 读读 操作操作 行选行选 T5、T6 开开 T7、T8 开开列选列选 读放读放DOUT VAT6T8 DOUT T1 T4 T5T6 T7T8 A A DIN 位线位线A位线位线A 列地址选择列地址选择 行地址选择行地址选择 写放写放写放写放 读放读放 DOUT 写选择写选择读选择读选择 静态静态 RAM 基本电路的基本电路的 写写 操作操作 行选

23、行选T5、T6 开开 两个写放两个写放 DIN 列选列选T7、T8 开开 （左）（左） 反相反相T5A （右）（右） T8T6A DIN DIN T7 (2) 静态静态 RAM 芯片举例芯片举例 Intel 2114 外特性外特性 存储容量存储容量 1K1K4 4位位 . . . . . . I/O1 I/O2 I/O3 I/O4 A 0 A8 A 9 WECS CC V GND Intel 2114 A CS DOUT 地址有效地址有效 地址失地址失 效效 片选失片选失 效效 数据有效数据有效 数据稳数据稳 定定 高高 阻阻 (3) 静态静态 RAM 读读 时序时序 t A t CO t O

24、HA t OTD t RC 片选有效片选有效 读周期读周期 t tRC RC 地址有效 地址有效 下一次地址有效下一次地址有效读时间读时间 t tA A 地址有效 地址有效数据稳定数据稳定 t tCO CO 片选有效 片选有效数据稳定数据稳定t tOTD OTD 片选失效 片选失效输出高阻输出高阻t tOHA OHA 地址失效后的 地址失效后的数据维持时间数据维持时间 A CS WE D OUT D IN (4) 静态静态 RAM (2114) 写写 时序时序 t WC t W t AW t DW t DH t WR 写周期写周期 t tWC WC 地址有效 地址有效下一次地址有下一次地址有

25、效效 写时间写时间 t tW W 写命令 写命令 WEWE 的有效时间的有效时间 t tAW AW 地址有效地址有效片选有效的滞后时间片选有效的滞后时间 t tWR WR 片选失效片选失效下一次地址有效下一次地址有效t tDW DW 数据稳定 数据稳定 WE WE 失效失效t tDH DH WE WE 失效后的数据维持时间失效后的数据维持时间 DD 预充电信预充电信 号号 读选择读选择 线线 写数据线写数据线 写选择线写选择线 读数据线读数据线 V Cg T4 T3 T2 T1 1 (1) 动态动态 RAM 基本单元电路基本单元电路 三三. 动态动态 RAM ( DRAM ) 读出与原存信息相

26、反读出与原存信息相反读出时数据线有电流读出时数据线有电流 为为 “1” 数据数据 线线 Cs T 字字 线线 DDV 0 10 1 1 0 写入与输入信息相同写入与输入信息相同写入时写入时CS充电充电 为为 “1” 放电放电 为为 “0” T3 T2 T1 T 无电流无电流有电流有电流 单元单元 电路电路 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 1 A9 A8 A7 A6 A5 31 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数

27、数 据据 线线 0 (2) 动态动态 RAM 芯片举例芯片举例 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 读读 0 0 0 0 0 00000 0 D 0 0 单元单元 电路电路 读读 写写 控控 制制 电电 路路 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 三管动态三管动态 RAM 芯片芯片

28、 (Intel 1103) 写写 1 1 1 1 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单

29、元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 1 1 1 1 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0

30、01000 1 1 1 1 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 1 1 1 1 1 1 01000 1 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电

31、 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 D 1 1 1 1 1 01000 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31

32、31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 D 1 1 1 1 1 01000 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写 读读 写写 控控 制制 电电 路路 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 D 1 1 1

33、1 1 01000 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写 读读 写写 控控 制制 电电 路路 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 D 1 1 1 1 1 01000 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写 读读 写写 控控 制制 电电 路路

34、 （2）单管单管 DRAM 芯片芯片2116 (16K 1 1位位) DOUT DIN DOUT 时序与控制时序与控制 行时钟行时钟 列时钟列时钟 写时钟写时钟 WE RAS CAS 缓存器缓存器 行地址行地址 缓存器缓存器 列地址列地址 A 6 A 0 存储单元阵列存储单元阵列 基准单元基准单元 行行 译译 码码 列译码器列译码器 再生放大器再生放大器 列译码器列译码器 读读 出出 放放 大大 基准单元基准单元 存储单元阵列存储单元阵列 行行 译译 码码 I/O 缓存器缓存器 数据输出数据输出 驱动驱动 数据输入数据输入 寄存器寄存器 DIN A 6 A 0 4116芯片结构芯片结构 读放大

35、器读放大器 读放大器读放大器 读放大器读放大器 06364127 128 根行线根行线 Cs 0 127 1 128 列列 选选 择择 读读/写线写线 数据输入数据输入I/O缓冲缓冲输出驱动输出驱动 DOUT DIN Cs 2116 (16K 1位位) 芯片芯片 读读 原理原理 读放大器读放大器 读放大器读放大器 读放大器读放大器 63 0 0 0 I/O缓冲缓冲输出驱动输出驱动 OUT D 读放大器读放大器 读放大器读放大器 读放大器读放大器 06364127 128 根行线根行线 Cs 0 127 1 128 列列 选选 择择 读读/写线写线 数据输入数据输入I/O缓冲缓冲输出驱动输出驱动

36、 DOUT DIN Cs 2116 (16K1位位) 芯片芯片 写写 原理原理 数据输入数据输入 I/O缓冲缓冲I/O缓冲缓冲 DIN 读出放大器读出放大器 读放大器读放大器 63 0 (3) 动态动态 RAM 时序时序 行、列地址分开传送行、列地址分开传送 写时序写时序 行地址行地址 RAS 有效有效 写允许写允许 WE 有效有效(高高) 数据数据 DOUT 有效 有效 数据数据 DIN 有效 有效 读时序读时序 行地址行地址 RAS 有效有效 写允许写允许 WE 有效有效(低低) 列地址列地址 CAS 有效有效 列地址列地址 CAS 有效有效 注意：注意：由于由于DRAM芯片容量较大，芯片

37、容量较大， 导致导致 地址引脚数大幅度增加，造成制作困难。地址引脚数大幅度增加，造成制作困难。 为此将地址分为行、列地址两部分，为此将地址分为行、列地址两部分，分时分时 使用同一组地址引脚输入（输入时间分别使用同一组地址引脚输入（输入时间分别 由由 、 信号控制），因此信号控制），因此DRAM芯片芯片 地址引脚数将减少一半。这同样意味着：地址引脚数将减少一半。这同样意味着： DRAM芯片每增加一根地址引脚，相当于芯片每增加一根地址引脚，相当于 行、列地址各增加一位（共增加了两位地行、列地址各增加一位（共增加了两位地 址），将允许片容量扩大址），将允许片容量扩大4倍。倍。 RASCAS (4)

38、动态动态 RAM 刷新刷新 为什么要使用刷新：为什么要使用刷新：破坏性读出破坏性读出电容漏电电容漏电 再生再生:读操作后，被读单元的内容被清为零，必须把刚读操作后，被读单元的内容被清为零，必须把刚 读出的内容立即写回去，通常称其为再生。它影响存读出的内容立即写回去，通常称其为再生。它影响存 储器的工作频率，在再生结束前不能开始下一次读。储器的工作频率，在再生结束前不能开始下一次读。 读放大器同时又是再生放大器，利用双稳态结构，读放大器同时又是再生放大器，利用双稳态结构， 在读出过程中建立起稳态，然后该稳态再自动写回存在读出过程中建立起稳态，然后该稳态再自动写回存 储单元。储单元。 刷新与常规读

39、刷新与常规读/写操作不同，为了节省时间，通常写操作不同，为了节省时间，通常 不是按字逐个单元处理，而是不是按字逐个单元处理，而是每次刷新内部存储矩阵每次刷新内部存储矩阵 的一行的一行，即为连接在同一行上所有存储元的电容补充，即为连接在同一行上所有存储元的电容补充 一次能量。因此，刷新周期只送行地址，不送列地址，一次能量。因此，刷新周期只送行地址，不送列地址， I/O电路不打开，数据线无输出，相当于一次电路不打开，数据线无输出，相当于一次“内部读内部读” 操作。操作。 集中刷新集中刷新 “死时间率死时间率” 为为 32/4000 100% = 0.8% “死区死区” 为为 0.5 s 32 =

40、16 s 周期序号周期序号 地址序号地址序号 tc 0123967 396801 tctctctc 3999 V W0131 读读/写或维持写或维持刷刷 新新读读/写或维写或维 持持 3968个周期 个周期 （1984）32个周期 个周期 （ 16） 刷新时间间隔刷新时间间隔 （2ms） 刷新序刷新序 号号 s s tc X tc Y 以以 32 32 矩阵为例；矩阵为例；存取周期为存取周期为0.5s tC = = tM + + tR 读写读写 刷新刷新 无无 “死区死区” 分散刷新分散刷新（存取周期为存取周期为1 s ） (存取周期为存取周期为 0.5 s + 0.5 s ) 以以 128

41、128 矩阵为例矩阵为例 W/R REF 0 W/R tRt M tC REF 126 REF 127 REF W/RW/RW/RW/R 刷新间隔刷新间隔 128 个存取周期个存取周期 分散刷新与集中刷新相结合（异步刷新）分散刷新与集中刷新相结合（异步刷新） 例：对于例：对于 128 128 的存储芯片的存储芯片（存取周期为存取周期为 0.5s） 将刷新安排在指令译码阶段，不会出现将刷新安排在指令译码阶段，不会出现 “死区死区” “死区死区” 为为 0.5 s 若每隔若每隔 15.6 s 刷新一行（刷新一行（2ms内刷新内刷新128行）行） 而且每行每隔而且每行每隔 2 ms 刷新一次刷新一次

42、 若每隔若每隔 2 ms 集中刷新一次集中刷新一次“死区死区” 为为 64 s 在最大刷新时间间隔内，对芯片内的全部存储元逐行轮流在最大刷新时间间隔内，对芯片内的全部存储元逐行轮流 刷新一遍。刷新周期平均分散在最大刷新间隔中。刷新一遍。刷新周期平均分散在最大刷新间隔中。 三种刷新定时方式的特点：三种刷新定时方式的特点： 集中刷新集中刷新：正常工作期间：正常工作期间DRAM可达全效率，可达全效率， 但刷新期间但刷新期间CPU不能访存（例中为不能访存（例中为16s），形），形 成访存成访存“死区死区”。 分散刷新分散刷新：消除了访存死区，但使：消除了访存死区，但使CPU访存周访存周 期延长一倍（例

43、中期延长一倍（例中 =1s）。另外，存在多余的）。另外，存在多余的 刷新操作。刷新操作。 集中与分散相结合集中与分散相结合：结合集中、分散刷新的优：结合集中、分散刷新的优 点，既克服了死时间，又没有多余的刷新操作，点，既克服了死时间，又没有多余的刷新操作， DRAM工作效率达到最高，是一种理想的刷新方工作效率达到最高，是一种理想的刷新方 式，得到广泛应用。但这种方式控制较复杂，式，得到广泛应用。但这种方式控制较复杂， 需要较多的存储器外围电路支持（刷新地址计需要较多的存储器外围电路支持（刷新地址计 数器、刷新定时器、访存仲裁逻辑等）。数器、刷新定时器、访存仲裁逻辑等）。 3. 动态动态 RAM

44、 和静态和静态 RAM 的比较的比较 DRAMSRAM 存储原理存储原理 集成度集成度 芯片引脚芯片引脚 功耗功耗 价格价格 速度速度 刷新刷新 电容电容触发器触发器 高高低低 少少多多 小小大大 低低高高 慢慢快快 有有无无 主存主存 缓存缓存 5.3.2 只读存储器（只读存储器（ROM） 1. 掩膜掩膜 ROM ( MROM ) 行列选择线交叉处有行列选择线交叉处有 MOS 管为管为“1” 行列选择线交叉处无行列选择线交叉处无 MOS 管为管为“0” VCC 优点是可靠性高、位密度高、访问周期短；优点是可靠性高、位密度高、访问周期短； 缺点是设计制造成本高；只适合成熟产品。缺点是设计制造成

45、本高；只适合成熟产品。 VCC 行线行线 列线列线 熔丝熔丝 熔丝断熔丝断为为 “0” 为为 “1”熔丝未断熔丝未断 2. PROM (一次性编程一次性编程) 特点特点：出厂时为通用形式，用户可通过加高压、大电流的出厂时为通用形式，用户可通过加高压、大电流的 方法一次结构破坏性写入信息，写入的内容为永久的。方法一次结构破坏性写入信息，写入的内容为永久的。 3. EPROM (多次性编程多次性编程 ) (1) 浮动栅雪崩注入型浮动栅雪崩注入型MOS 电路电路(FAMOS) G 栅极栅极 S 源源 D 漏漏 紫外线全部擦洗紫外线全部擦洗 SGD N + N + P基片基片 G D S 浮动栅浮动栅

46、 SiO2 + + + + + _ _ _ D 端加端加25V正电压正电压形成浮动栅形成浮动栅S 与与 D 不导通为不导通为 “0” D 端不加端不加25V正电压正电压 不形成浮动栅不形成浮动栅S 与与 D 导通为导通为 “1” 控制逻辑控制逻辑 Y 译码译码 X 译译 码码 数据缓冲区数据缓冲区 Y 控制控制 128 128 存储矩阵存储矩阵 PD/Progr CS A10 A7 A6 A0 . DO0 DO7 1 12 A7 A1 A0 VSS DO2 DO0 DO1 2716 24 13 VCC A8 A9 VPP CS A10 PD/Progr DO3 DO7 (2) 2716 EPR

47、OM 的逻辑图和引脚的逻辑图和引脚 PD/Progr PD/Progr 功率下降功率下降 / 编程输入端编程输入端 读出时读出时 为为 低电平低电平 4、EEPROM（电可擦除可编程只读存储器（电可擦除可编程只读存储器 ） 特点：擦除和编程均可联机进行，更加方便。特点：擦除和编程均可联机进行，更加方便。 电可擦写电可擦写 局部擦写局部擦写 全部擦写全部擦写 5、Flash Memory (快擦型存储器，又称闪存、电子盘快擦型存储器，又称闪存、电子盘) 特点：擦除和写入速度更快（特点：擦除和写入速度更快（1M位的芯片擦、写时间位的芯片擦、写时间 小于小于5 s）。）。 与与EEPROM不同的是只

48、能整体擦或分区擦。不同的是只能整体擦或分区擦。 由于闪速存储器具有非电易失性，且读取速度与由于闪速存储器具有非电易失性，且读取速度与 DRAM接近，写入速度与硬盘接近，因此目前逐渐用来接近，写入速度与硬盘接近，因此目前逐渐用来 替代软、硬盘，称为半导体盘，具有无机械运动，抗震替代软、硬盘，称为半导体盘，具有无机械运动，抗震 性好，可靠性高等优点，发展前景看好性好，可靠性高等优点，发展前景看好 系统程序区系统程序区存放的是不需要改动也不允许改动的系统程序，存放的是不需要改动也不允许改动的系统程序， 所以这部分存储空间应用所以这部分存储空间应用ROM来实现；来实现； 系统程序工作区系统程序工作区是

49、系统程序在工作时写入并读出临时数据的，是系统程序在工作时写入并读出临时数据的， 所以这部分存储空间应用所以这部分存储空间应用RAM来实现。来实现。 用户程序区用户程序区存放的是用户的程序与数据，这些信息是可读、可存放的是用户的程序与数据，这些信息是可读、可 改写的，所以这部分存储空间也应用改写的，所以这部分存储空间也应用RAM来实现。来实现。 主存储器由主存储器由RAM和和ROM芯片组成。芯片组成。 5.4主存储器主存储器 一、存储器的扩展一、存储器的扩展 1. 存储器容量的扩展存储器容量的扩展 将将mKn位的芯片扩展成位的芯片扩展成MKN位的存储系统（位的存储系统（m存储字存储字n存储字长）

50、存储字长） (1) 位扩展位扩展 （增加存储字长）（增加存储字长）即 即m=M,则所需芯片数为则所需芯片数为N/n D D D 0 4 7 9 A A 0 21142114 CS WE 用用 2片片 1K 4位位 存储芯片组成存储芯片组成 1K 8位位 的存储器的存储器 (2) 字扩展（增加存储字的数量）字扩展（增加存储字的数量） 用用 2片片 1K 8位位 存储芯片组成存储芯片组成 2K 8位位 的存储器的存储器 1K 8位位 1K 8位位 D7 D0 WE A1 A0 A9 CS0 A10 1 CS1 n=N,则需芯片数为M/m (3) 字、位扩展字、位扩展 用用 8片片 1K 4位位 存

51、储芯片组成存储芯片组成 4K 8位位 的存储器的存储器 WE A8 A9 A0 . D7 D0 A11 A10 CS0CS1CS2CS3 片选片选 译码译码 . 1K41K41K41K41K41K41K41K4 2. 存储器与存储器与CPU的连接的连接 地址线的连接：地址总线的低位可直接与各存储芯片 的地址引脚相连，高位和片选译码器输入端相连； 数据线的连接：存储器的数据引出线与数据总线按位 连通即可； 读/写线的连接：存储器的WE线与控制总线中的读/写 命令线连通即可。对ROM没有WE。 片选线的连接：CPU控制总线中的MREQ（访存请求） 信号与片选译码器使能输入端相连，片外地址作为译 码

52、器输入端，译码器输出端形成片选信号。 合理选用芯片：通常ROM存放系统程序，RAM存放用 户程序 使能端使能端 变量输入端变量输入端 输出端输出端 74LS138 G1 G2A G2B C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 （连接到片外地址线）（连接到片外地址线） 一般连接到芯片的片选控制端一般连接到芯片的片选控制端 片选信号片选信号CS(CE)的形成：的形成：74LS138译码器简介译码器简介 译码器的输出译码器的输出ABCG1G2AG2B 100001Y1=0，其余均为，其余均为1 001001Y4=0，其余均为，其余均为1 000001Y0=0，其余均为，其余均为1

53、 010001Y2=0，其余均为，其余均为1 110001Y3=0，其余均为，其余均为1 101001Y5=0，其余均为，其余均为1 011001Y6=0，其余均为，其余均为1 111001Y7=0，其余均为，其余均为1 74LS138的功能表的功能表/真值表真值表 CPU对主存的读写操作对主存的读写操作 1.读操作：读操作：CPU从指定的存储单元取出信息的过程从指定的存储单元取出信息的过程 （1）CPU将地址信号发送到地址总线将地址信号发送到地址总线 （2）CPU发出读命令发出读命令 （3）读出信息经数据总线送至）读出信息经数据总线送至CPU 2.写操作：写操作：CPU将要写入的信息存入指定

54、的存储单元将要写入的信息存入指定的存储单元 （1）CPU将地址信号发送到地址总线将地址信号发送到地址总线 （2）CPU将要写入的数据发送到数据总线将要写入的数据发送到数据总线 （3）CPU发出写命令发出写命令 （4）等待信息经数据总线送至）等待信息经数据总线送至CPU 例例5.1 设设CPU有有16根地址线，根地址线，8根数据线，并用根数据线，并用 作为作为 访存信号（低电平有效），用访存信号（低电平有效），用 作为读作为读/写控制信号（高电写控制信号（高电 平为读，低电平为写）。现在有下列存储芯片：平为读，低电平为写）。现在有下列存储芯片：1K 4位位 RAM；4K 8位位RAM；8K 8位

55、位RAM；2K 8位位ROM； 4K 8位位ROM；8K 8位位ROM及及74LS138译码器和各种门译码器和各种门 电路，画出电路，画出CPU与存储器的连接图，要求：与存储器的连接图，要求： （1）主存地址空间分配：）主存地址空间分配： 6000H67FFH为系统程序区；为系统程序区； 6800H6BFFH为用户程序区。为用户程序区。 （2） 合理选用上述存储芯片，说明各选几片？合理选用上述存储芯片，说明各选几片？ （3） 详细画出存储芯片的片选逻辑图。详细画出存储芯片的片选逻辑图。 MREQ WR 例例5.1 解解: : (1) 写出对应的二进制地址码写出对应的二进制地址码 (2) 确定芯

56、片的数量及类型确定芯片的数量及类型 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 A15A14A13 A11 A10 A7 A4 A3 A0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 2K8位位 1K8位位 RAM 2片片1K4位位 ROM 1片片 2K8 位位 (3) 分配地址线分配地址线 A10 A0 接接 2K 8位位 ROM 的地址线的地址线 A9 A0 接接 1K 4位位 RAM 的地址线的地址线 (4) 确定片选信号

57、确定片选信号 C B A 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 A15 A13 A11 A10 A7 A4 A3 A0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 2K 8位位 1片片 ROM 1K 4位位 2片片RAM 2K 8位位 ROM 1K 4位位 RAM 1K 4位位 RAM char b; short c; record; record.a=273; 若若record变量首地址为变量首地址为0 xC008,则地

58、址则地址0 xC008中中 的内容及的内容及record.c的地址分别为多少？的地址分别为多少？ 二、提高访存速度的措施二、提高访存速度的措施 5.5 高速缓冲存储器高速缓冲存储器 一、概述一、概述 1.问题的提出问题的提出 缓存缓存CPU主存主存 解决解决CPU与与I/O的访存冲突的访存冲突 解决高性能与低价位的矛盾解决高性能与低价位的矛盾 1）依据：）依据：CPU访存的局部性原理访存的局部性原理 2）目的：用小容量的）目的：用小容量的SRAM与大容量的与大容量的DRAM构成一个性能构成一个性能 近似于近似于SRAM价格相当于价格相当于DRAM的存储系统的存储系统 2. Cache 的工作原

59、理的工作原理 (1) 主存和缓存的编址主存和缓存的编址 主存和缓存分成若干块主存和缓存分成若干块 块的大小相同块的大小相同 B 为块长为块长 主存块号主存块号主存储器主存储器 0 1 2m1 字块字块 0 字块字块 1 字块字块 M1 主存块号主存块号块内地址块内地址 m位位b位位 n位位 M块块B个字个字 缓存块号缓存块号块内地址块内地址 c位位b位位 C块块B个字个字 字块字块 0 字块字块 1 字块字块 C1 0 1 2c1 标记标记Cache缓存块号缓存块号 (2) 命中与未命中命中与未命中 缓存共有缓存共有 C 块块 主存共有主存共有 M 块块M C 主存块主存块 调入调入 缓存缓存

60、 主存块与缓存块主存块与缓存块 建立建立 了对应关系了对应关系 用用 标记记录标记记录 与某缓存块建立了对应关系的与某缓存块建立了对应关系的 主存块号主存块号 命中命中 未命中未命中 主存块与缓存块主存块与缓存块 未建立未建立 对应关系对应关系 主存块主存块 未调入未调入 缓存缓存 (3) Cache 的命中率的命中率 CPU 欲访问的信息在欲访问的信息在 Cache 中的中的 比率比率 命中率命中率 与与 Cache 的的 容量容量 与与 块长块长 有关有关 一般每块可取一般每块可取 4 8 个字个字 块长取一个存取周期内从主存调出的信息长度块长取一个存取周期内从主存调出的信息长度 (4)