第2章 组合逻辑电路

1、 数字逻辑基础数字逻辑基础 第二章第二章 组合逻辑电路组合逻辑电路 本章要求：本章要求： 掌握组合逻辑电路的基本分析方法和掌握组合逻辑电路的基本分析方法和 一般设计过程一般设计过程 掌握常见逻辑模块的功能及其使用掌握常见逻辑模块的功能及其使用 掌握实际逻辑电路中冒险现象的形成掌握实际逻辑电路中冒险现象的形成 原理及其防止原理及其防止 2.1 2.1 组合逻辑电路的分析组合逻辑电路的分析 组合逻辑的结构：组合逻辑的结构： 组合逻辑组合逻辑 电路电路 输输 入入 信信 号号 输输 出出 信信 号号 组合逻辑电路（简称组合电路）任意时刻的输出信组合逻辑电路（简称组合电路）任意时刻的输出信 号仅取决于

2、该时刻的输入信号，与信号作用前电路号仅取决于该时刻的输入信号，与信号作用前电路 原来的状态无关原来的状态无关 1 1 1 A B A B Y Y1 Y2 & & & & A B Y Y1 Y2 Y3 组合逻辑的例：两种异或门结构组合逻辑的例：两种异或门结构 半加器半加器 & & & & A B S 1 Co ABCoS 0000 0101 1001 1110 全加器全加器 CiABCoS 00000 00101 01001 01110 10001 10110 11010 11111 全加器的结构全加器的结构 & & & & A BS & & & & Ci & Co Co1 Co2 两个半加器的

3、组合：两个半加器的组合： 加数加数1加数加数2进位和，进位进位和，进位1 “或或” 进位进位2进进 位位 常用组合逻辑模块常用组合逻辑模块 n组合逻辑模块是一些基本的逻辑单元组合逻辑模块是一些基本的逻辑单元 n熟悉组合逻辑模块的结构与功能，可以帮熟悉组合逻辑模块的结构与功能，可以帮 助分析复杂的逻辑结构助分析复杂的逻辑结构 n在设计逻辑电路时，可以从逻辑模块出发在设计逻辑电路时，可以从逻辑模块出发 进行设计进行设计 将输入的某种代码（通常为二进制码），转换为将输入的某种代码（通常为二进制码），转换为 事件或另一种代码输出的过程，称为译码。事件或另一种代码输出的过程，称为译码。 转换为事件输出的

4、译码器，是编码器的逆过程。转换为事件输出的译码器，是编码器的逆过程。 转换为另一种代码输出的译码器，根据两个代码转换为另一种代码输出的译码器，根据两个代码 之间的关系，可以有各种不同的译码器。之间的关系，可以有各种不同的译码器。 常见的译码器：常见的译码器： 转换为事件输出的译码器：转换为事件输出的译码器：3-8译码器、等等。译码器、等等。 转换为另一种代码输出的译码器：（转换为另一种代码输出的译码器：（LED）七段七段 译码器、译码器、BCD译码器、等等。译码器、等等。 译码器译码器 3-8译码器（译码器（74LS138） Y3 & & 11 11 11 1 Y1 Y0 A2 S2 A0 A

5、1 & & Y2 Y7 & & Y5 Y4 & & Y6 & S3 S1 S A2 S2 A0 A1 S3 S1 & Y3 Y1 Y0 Y2 Y7 Y5 Y4 Y6 0 1 2 3 4 5 6 7 1 2 4 EN BIN/OCT 使能相关使能相关 输 入输 出 S1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7 0 xxxx11111111 x1xxx11111111 1000001111111 1000110111111 1001011011111 1001111101111 1010011110111 1010111111011 1011011111101 1011111111110 32

6、 SS 38译码器的真值表译码器的真值表 编码器编码器 将输入信号（事件），用一个代码表示（输将输入信号（事件），用一个代码表示（输 出）的过程，称为编码。出）的过程，称为编码。 编码器有普通编码器和优先编码器两种。编码器有普通编码器和优先编码器两种。 普通编码器在同一个时刻只能允许有一个输普通编码器在同一个时刻只能允许有一个输 入（单个事件）。入（单个事件）。 优先编码器允许多个事件同时发生，按照事优先编码器允许多个事件同时发生，按照事 先设定的优先级，确定输出代码。先设定的优先级，确定输出代码。 8-3优先编码器优先编码器 & Y0 Y1 Y2 11 & 1 &1 1 & & 11 1 1

7、1 11 11 1 1 1 EX Ys I0 I1 I2 I3 I4 I5 I6 I7 S Y0 Y1 Y2 EX Ys I0 I1 I2 I3 I4 I5 I6 I7 S 6/Z16 7/Z17 4/Z14 5/Z15 2/Z12 3/Z13 0/Z10 1/Z11 11 16 17 14 15 12 13 10 11 1a 2a 4a a 18 HPR/BIN ENa/V18 互连关联 或关联 s I7 I6 I5 I4 I3 I2 I1 I0 Y2Y1Y0 00 X X X X X X X0 0 0 01 0 X X X X X X0 0 1 01 1 0 X X X X X0 1 0

8、01 1 1 0 X X X X0 1 1 01 1 1 1 0 X X X1 0 0 01 1 1 1 1 0 X X1 0 1 01 1 1 1 1 1 0 X1 1 0 01 1 1 1 1 1 1 01 1 1 1X X X X X X X X1 1 1 83优先编码器的真值表优先编码器的真值表 数据选择器数据选择器 从多个输入逻辑信号中选出一个逻辑信号送从多个输入逻辑信号中选出一个逻辑信号送 到输出端的器件，也称为多路器。到输出端的器件，也称为多路器。 一个数据选择器连接一个数据选择器连接m个输入，由个输入，由n个选择变个选择变 量决定这量决定这m个输入中的哪一个被送到输出端。个输入

9、中的哪一个被送到输出端。 这里这里m = 2n。 2选选1数据选择器数据选择器 & Y 1 I0 I1 S 0 1 MUX I0 I1 S Y G 0 1 与关联与关联 10 SIISY & Y 11 1 11 11 11 Y I0 I1 I2 I3 I4 I5 I6 I7 S0 1 S1 S2 En 0 2 G 0 7 EN 0 1 2 3 4 5 6 7 MUX I0 I1 I2 I3 I4 I5 I6 I7 S0 S1 S2 En Y Y 8选选1数据选择器数据选择器 7 0i ii ImENY 2.2 组合逻辑电路的设计组合逻辑电路的设计 n基于门电路的设计基于门电路的设计 基本的设计

10、方法。基本的设计方法。 n基于组合逻辑模块的设计基于组合逻辑模块的设计 利用组合电路模块实现主要功能，辅以利用组合电路模块实现主要功能，辅以 门电路，结构比较简单。门电路，结构比较简单。 n运算电路设计运算电路设计 需要熟悉二进制运算的特点，采用迭代需要熟悉二进制运算的特点，采用迭代 设计。设计。 一、基于门电路的设计方法一、基于门电路的设计方法 逻辑抽象逻辑抽象 确定输入确定输入 输出关系输出关系 定义输入定义输入 输出变量输出变量 逻辑函数逻辑函数 表达式表达式 真真 值值 表表 化简化简 与与 变换变换 逻辑图逻辑图 （电路图）（电路图） 例例1 设计一个带控制端的设计一个带控制端的3位

11、输入代码位输入代码 检测电路。检测电路。 当控制端当控制端P为为0时，输入时，输入3并且并且6 时输出为时输出为1； 当控制端当控制端P为为1时，输入时，输入6时输出时输出 为为1 。 要求完成最简设计。要求完成最简设计。 例例1的解：真值表的解：真值表 P ABCY 0 0000 0 0010 0 0100 0 0110 0 1001 0 1011 0 1100 0 1110 P ABCY 1 0001 1 0011 1 0101 1 0111 1 1001 1 1011 1 1100 1 1110 0 0 0 0 1 1 0 0 BA PC 1 1 0 0 1 1 1 1 00 01 11

12、 10 00 01 11 10 YCBPC 例例1的解：卡诺图，化简的解：卡诺图，化简 例例1的解：利用卡诺图运算的方案的解：利用卡诺图运算的方案 0 0 0 0 1 1 0 0 BA PC 1 1 0 0 1 1 1 1 00 01 11 10 00 01 11 10 BCPBCC BCPCY )( & B P C Y & & & 例例2 DecBinGray B3B2B1B0G3G2G1G0 000000000 100010001 200100011 300110010 401000110 501010111 601100101 701110100 DecBinGray B3B2B1B0G

13、3G2G1G0 810001100 910011101 1010101111 1110111110 1211001010 1311011011 1411101001 1511111000 设计一个设计一个4 4位格雷码和二进制码的相互转换电路。位格雷码和二进制码的相互转换电路。 例例2 2的解：格雷码转换到二进制码的卡诺图的解：格雷码转换到二进制码的卡诺图 G3G2 G1G0 00 01 00011110 11 10 1111 1111 G3G2 G1G0 00 01 00011110 11 10 11 11 11 11 G3G2 G1G0 00 01 00011110 11 10 11 11

14、 11 11 B2B1B0 G3 = B3，G2G0 转换到转换到 B2B0 的转换关系如上面的转换关系如上面 卡诺图所示卡诺图所示 01012123233 ,GBBGBBGGBGB B3B2 B1B0 00 01 00011110 11 10 1111 1111 B3B2 B1B0 00 01 00011110 11 10 11 11 11 11 B3B2 B1B0 00 01 00011110 11 10 11 11 11 11 G2G1G0 G3 = B3，B2B0 转换到转换到 G2G0 的转换关系如上的转换关系如上 面卡诺图所示面卡诺图所示 01012123233 ,BBGBBGBB

15、GBG 例例2 2的解：二进制码转换到格雷码的卡诺图的解：二进制码转换到格雷码的卡诺图 S Y3 & 1 X3 X0 X1 X2 =1 & 1 =1 =1 Y2 Y1 Y0 以以 S 作为选择端，作为选择端，S=0，G B；S=1，B G 33232 121010 , , YXYXX YYXYYX 33232 121010 , , YXYXX YXXYXX 1221 0110 () () YSYSXX YSYSXX S=0 S=1 例例2 2的解：结果的解：结果 合成后的Y1和Y2 例例3 某特种录音机，具有下列功能：某特种录音机，具有下列功能： 按下按下A轨键，磁带正转；按下轨键，磁带正转；

16、按下B轨键，磁带反转轨键，磁带反转 按下高速键，磁带高速转，方向由按下高速键，磁带高速转，方向由A、B轨键确定轨键确定 按下快退键，磁带高速反转，方向由按下快退键，磁带高速反转，方向由A、B轨键确定轨键确定 试设计控制电路试设计控制电路 解：此问题的逻辑抽象为：解：此问题的逻辑抽象为： 输入：输入：A1、0表示表示 A 轨运行、停止轨运行、停止 B=1、0表示表示 B 轨运行、停止轨运行、停止 F1、0表示高速、常速表示高速、常速 R1、0表示磁带高速反转、常速表示磁带高速反转、常速 输出：输出：M=1、0表示电机运转、停止表示电机运转、停止 RL1=1、0表示电机反转、正转表示电机反转、正转

17、 RL2=1、0表示电机高速、常速表示电机高速、常速 根据上述逻辑抽象，可以得到真值表如下：根据上述逻辑抽象，可以得到真值表如下： A A轨轨 B B轨轨 F 高速高速 前进前进 R 高速高速 后退后退 M 1/0 转转/停停 RL1 1/0 反反/正正 RL2 1/0 高高/常常 00 xx0dd 1000100 1001111 1010101 10110dd 0100110 0101101 0110111 01110dd 11xx0dd AB FR 00 01 00011110 11 10 111 111 AB FR 00 01 00011110 11 10 dddd 1d1 dddd 1

18、d AB FR 00 01 00011110 11 10 dddd 1d1 dddd 1d1 MRL1RL2 RFRL BRRBRL FRABBAM 2 )(1 )( )( 以上只是一种方案，可能有其他方案以上只是一种方案，可能有其他方案 二、基于组合逻辑模块的设计方法二、基于组合逻辑模块的设计方法 1、用数据选择器构成组合电路、用数据选择器构成组合电路 0 1G 0 3 0 1 2 3 MUX 1 c 0 c b a Y 1010 1000112103 (,) ()1()()0() i Y S SIS S IS S IS S IS S I a ba b ca ba b c a ba b ca

19、 b c 0 2 G 0 7 0 1 2 3 4 5 6 7 MUX C1 0 1 B A C2 Z B 一般而言，用一般而言，用2n选选1数据选择器实现数据选择器实现n+1个输入变个输入变 量的逻辑函数需要且仅需要一个非门。量的逻辑函数需要且仅需要一个非门。 例例： 212 21121 12121 2 22 1112 12 1212 11 22 22 11 ()()()() ()() ()() 0 () 1() ZC CABC CABC CABC CAB C C ABC C ABC C A B C C AC C BC C AB C C A B C C ABC C AB C C ABC C A

20、 C C AC C AB 1212 ()()C C ABC C AB 0 2 G 0 7 0 1 2 3 4 5 6 7 MUX C1 1 1 0 1 0 0 C1 B A C2 Z 特定条件下，用特定条件下，用2n选选1数据选择器实现数据选择器实现n+1个输入个输入 变量的逻辑函数可以不需要非门。变量的逻辑函数可以不需要非门。 仍以前例说明：仍以前例说明： 212 21121 12121 2 22 1112 12 2 2211 22 21 22 1 22 2 ()()()() 1 10 ZC CABC CABC CABC CAB C C ABC C ABC C A B C C AC C BC

21、 C AB C C A B C A BC A B CC A B C C ABC AB CC AB C A B CC AB C ABC AB C 2 221 10 0 A BC A B C A BC AB C 化简化简 无无C1的非的非 以以C1作为数据端作为数据端 2、用译码器构成组合电路、用译码器构成组合电路 & S Co B 0 Ci A 0 1 & 0 1 2 3 4 5 6 7 1 2 4 EN BIN/OCT & 7653 7653 7421 7421 YYYYmmmmC YYYYmmmmS o 例：例： 全加器电路全加器电路 三、运算电路设计三、运算电路设计 1、加法器、加法器 A

22、 B &1 =1 Ci S Co =1 具有最短延时的全加器电路具有最短延时的全加器电路 单元电路单元电路 辅助辅助 输出输出 辅助辅助 输入输入 主输入主输入 主输出主输出 迭代设计原理迭代设计原理 CoCi CoCi CoCi CoCi A0 B0A1 B1A2 B2A3 B3 S0S1S2S3CO3 Ci0 具有串行进位的具有串行进位的4位二进制加法器位二进制加法器 1111 0001 1110 110101 2221 2212102101 3332 33232132103210 () iiiiiiii iii iii iiiiiii CABACBCABAB CGPC CGPC CGPC

23、 GPGPPC CGPC GPGP PGP PPC CGPC GPGPPGPP PGPP PPC GAB PAB 其中，称为进位产生信号 ，称为进位传播信号 1 加法器的超前进位加法器的超前进位 CI-1 CG0CI-1 & & & & CG1 CG2 CG3 CP3 CP2 CP1 CP0 CO0 CO1 CO2 CG4 CP4 CG0 CG1 CG2 CG3 CP0 CP1 CP2 CP3 CPG CP4 CG4 CO2 CO1 CO0 &1 1 1 1 4位超前进位电路 A B =1 1 & & C S CP CG 配合超前进位电路的全加器迭代单元配合超前进位电路的全加器迭代单元 全加器

24、全加器 迭代单元迭代单元 S0 全加器全加器 迭代单元迭代单元 S1 全加器全加器 迭代单元迭代单元 S2 全加器全加器 迭代单元迭代单元 S3 超前进位产生电路超前进位产生电路 A0 0A3 3A2 2A1 1B0 0B1 1B3 3B2 2 C-1 1 G0 0G1 1G3 3G2 2P0 0P1 1P3 3P2 2C0 0C1 1C2 2 G4 4P4 4 C-1 1 0 3 0 3 P Q 0 3 CI CP CG 带超前进位的带超前进位的4位加法器位加法器 利用加法器实现组合逻辑利用加法器实现组合逻辑 例：设计一个能将例：设计一个能将 BCD码转换为余码转换为余3码码 的代码转换器的

25、代码转换器 分析：分析： 由余由余3码与码与BCD码的代码码的代码 表可知，余表可知，余3码的码的函数表函数表 达式达式为：为： Y3Y2Y1Y0=DCBA+0011 四位全加器四位全加器 C0 C BA1 A0A1A2A3B0B1B2B3 00 C4S0S1S2S3 Y0Y1Y2Y3 D 利用利用4位全加器位全加器 实现实现 余3码 0011 BCD码 2、减法器、减法器 XY Bi00011110 0 1 0 01 10 01 1 0 01 10 01 1 0 01 10 00 0 0 01 11 11 1 0 1 XY Bi00011110 D Bo iO BYXDB),(全减器全减器

26、X Y &11 =1=1 Bi D Bo =1=1 二进制补码二进制补码 n一个包含符号位在内为一个包含符号位在内为n位的有符号二进制位的有符号二进制 数，正数用原码表示，负数用补码表示。数，正数用原码表示，负数用补码表示。 n正数和零：正数和零：x = = a；负数：；负数： 。其中。其中 a是该有符号数的绝对值。是该有符号数的绝对值。 n补码的求法：绝对值按位取反再加补码的求法：绝对值按位取反再加1 2nxa 将被减数作为加法器的一个加数，将减数以补码形将被减数作为加法器的一个加数，将减数以补码形 式相加（按位取反再加式相加（按位取反再加1：按位取：按位取“非非”，同时将，同时将 最低位的

27、进位置成逻辑最低位的进位置成逻辑1） ，就实现了二进制减法。，就实现了二进制减法。 CI P 0 0 3 3 Q CO 0 3 CI P 0 0 3 3 Q CO 0 3 A/S A0 =1 =1 =1 =1 =1 =1 =1 =1 A1 A2 A3 B0 A4 A5 A6 A7 B1 B2 B3 B4 B5 B6 B7 D4 D5 D6 D7 D0 D1 D2 D3 CO/BO 多位减法器多位减法器 3、乘法器、乘法器 乘数乘数A A3 A2 A1 A0 乘数乘数B B3 B2 B1 B0 部分积部分积 P30 P20 P10 P00 部分积部分积 P31 P21 P11 P01 部分积部分

28、积 P32 P22 P12 P02 部分积部分积 P33 P23 P13 P03 最后积最后积 P7 P6 P5 P4 P3 P2 P1 P0 MU A3 B3 MU A2 B3 MU A1 B3 MU A0 B3 MU A3 B2 MU A2 B2 MU A1 B2 MU A0 B2 MU A3 B1 MU A2 B1 MU A1 B1 MU A0 B1 MU A3 B0 MU A2 B0 MU A1 B0 MU A0 B0 0 0 0 0 0000 P7P6P5P4P3P2P1P0 MU & CICO 4、除法器、除法器 10101 商商 除数除数B 0101 ）01101011 被除数被

29、除数A - 0101 0011 够减，商够减，商=1，余数，余数R0 = A B - 0000 0110 不够减，商不够减，商=0，余数，余数R1 = R0 - 0101 0011 够减，商够减，商=1，余数，余数R2 = R0B/4 - 0000 0111 不够减，商不够减，商=0，余数，余数R3 = R2 - 0101 010 够减，商够减，商=1，余数，余数R4 = R2B/16 第一步：试商第一步：试商 BRR i ii 2 1 1 当当Ri 0时，够减，商等于时，够减，商等于1，将此余数保留到下一次。，将此余数保留到下一次。 下一个余数为下一个余数为 BRR i ii 1 1 2 1

30、 当当Ri B、ABA=BABi-1Ai-1=Bi-1Ai-1BiAi=BiAi Bi 的条件有两个：第一个条件是本位结的条件有两个：第一个条件是本位结 果满足果满足Ai Bi，另一个条件是本位的比较结果相等，另一个条件是本位的比较结果相等 时，低位比较结果时，低位比较结果Ai-1 Bi-1。这两个条件任意满足。这两个条件任意满足 一个即可，所以是一个即可，所以是“或或”关系。关系。 输出输出 Ai Bi 类似。类似。 & A3 B3 & & & 1 & 1 & 1 & 1 & & & A2 B2 A1 B1 A0 B0 A-1B-1 A-1=B-1 A3B3 A3=B3 PQ P=Q COM

31、P P 0 0 3 3 Q = A-1B-1 1& 1E3 E2 E1 E0 算术逻辑单元算术逻辑单元 算术逻辑单元（算术逻辑单元（Arithmetic Logic Unit，简称，简称ALU）是数字）是数字 计算机中的一个核心运算部件。通常这个单元的输入被称计算机中的一个核心运算部件。通常这个单元的输入被称 为操作数，操作数可以是二进制数、十进制数或逻辑变量。为操作数，操作数可以是二进制数、十进制数或逻辑变量。 进入进入ALU的操作数可以执行算术和逻辑运算。可执行的算的操作数可以执行算术和逻辑运算。可执行的算 术运算有两个操作数的加法（有进位和没有进位）、减法术运算有两个操作数的加法（有进位

32、和没有进位）、减法 （有借位和没有借位）、单个操作数的加（有借位和没有借位）、单个操作数的加1、减、减1、以及数、以及数 值比较等等；某些值比较等等；某些ALU还可以执行两个操作数的乘法、除还可以执行两个操作数的乘法、除 法。可执行的逻辑运算一般均按位进行，有两个操作数的法。可执行的逻辑运算一般均按位进行，有两个操作数的 “与与”、“或或”、“与非与非”、“或非或非”、“异或异或”、“异异 或非或非”和单个操作数的和单个操作数的“非非”等等。等等。 2.3 数字集成电路的特性数字集成电路的特性 Rc Vcc Rb e c b vi vo vo vi 截止状态 放大状态 饱和状态 晶体管的开关作

33、用：晶体管的开关作用： VDD d s g g s d vivo vo vi n沟道场效应管 p沟道场效应管 p沟道场效应管导通 n沟道场效应管导通 场效应管的开关作用：场效应管的开关作用： 数字集成电路的逻辑电平：数字集成电路的逻辑电平： TTL: 电源电压：电源电压：+5V 逻辑低电平：逻辑低电平：00.7V 逻辑高电平：逻辑高电平：2.45V 输出逻辑电平：低电平：输出逻辑电平：低电平：2.7V CMOS：电源电压，：电源电压，3.3V、5V 逻辑低电平，逻辑低电平，01/3 电源电压电源电压 逻辑高电平，逻辑高电平，2/3 电源电压电源电压电源电压电源电压 输出逻辑电平：低电平：输出逻

34、辑电平：低电平：0.9电源电压电源电压 数字集成电路的输出电流与扇出：数字集成电路的输出电流与扇出： TTL：低电平输出电流：低电平输出电流：-8 -20 mA 高电平输出电流：高电平输出电流：0.4 1 mA 扇出：扇出：10 20 CMOS：低电平输出电流：低电平输出电流：0.5 24 mA 高电平输出电流：高电平输出电流： 0.5 24 mA 扇出极大。扇出极大。 数字集成电路的动态响应特性：数字集成电路的动态响应特性： 随着集成电路技术的发展，数字集成电路的响随着集成电路技术的发展，数字集成电路的响 应时间越来越短。早期的电路，大约应时间越来越短。早期的电路，大约 TTL 为为 15n

35、s，CMOS则大约有则大约有 100ns，目前已经普遍，目前已经普遍 缩短到几缩短到几 ns，最短的在，最短的在 12ns。 数字集成电路的输出结构：数字集成电路的输出结构： 除了上面所讨论的常规输出结构以外，还有一些特殊的除了上面所讨论的常规输出结构以外，还有一些特殊的 输出结构：输出结构： 三态输出结构。三态输出结构。 开路输出结构。开路输出结构。 EN 1 L型开路输出H型开路输出 内部无上拉内部有上拉内部无下拉内部有下拉 集成数字逻辑电路芯片集成数字逻辑电路芯片 2.4 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险 两级或非门电路两级或非门电路 波形图波形图(B=0) t22tpd

36、 A A L t2t1t3t4 t2tpd tpd 1 A B 1 1 2 ABAL 0AAL A B=0 毛刺 竞争与冒险：竞争与冒险： n当一个门的输入有两个或两个以上变量发生改变当一个门的输入有两个或两个以上变量发生改变 时，由于这些变量（信号）是经过不同路径产生时，由于这些变量（信号）是经过不同路径产生 的，使得它们状态改变的时刻有先有后，这种时的，使得它们状态改变的时刻有先有后，这种时 差引起的现象称为差引起的现象称为竞争竞争。 n竞争的结果若导致竞争的结果若导致冒险（险象）冒险（险象）发生（如上例中发生（如上例中 的毛刺），并造成错误的后果，则称这种竞争为的毛刺），并造成错误的后果，则称这种竞争为 临界竞争临界竞争；竞争的结果不导致冒险发生，或虽有；竞争的结果不导致冒险发生，或虽有 冒险发生，但不影响系统的工作，则称这种竞争冒险发生，但不影响系统的工作，则称这种竞争 为为非临界竞争非临界竞争。 冒险的类型冒险的类型 从冒险的波形上，可分为从冒险的波形上，可分为静态和动态冒险静态和动态冒险。 输入信号变化前后，输出的稳态值是一样的，但在输入信号变输入信号变化前后，输出的稳态值是一样的，但在输入信号变 化时，输出产生了毛刺，这种冒险称为化时，输出产生了毛刺，这种冒险称为静态冒险静态冒险。若输出的稳。若输出的稳 态值为态值为0，出现了正的尖脉冲毛刺，则称为，