模电数电ch3-3_yy

1、主讲教师：杨云 联系方式： 学院：信息工程学院 班级：网络工程0901班 第三部分第三部分 数字电子技术数字电子技术 课程内容：课程内容： 3-1 逻辑代数基础逻辑代数基础 3-2 组合逻辑电路组合逻辑电路 3-3 时序逻辑电路时序逻辑电路 *3-4 存储器与可编程逻辑器件存储器与可编程逻辑器件 3-5 脉冲信号的产生与整形脉冲信号的产生与整形 3-6 模模-数与数数与数-模转换模转换 重点和难点：重点和难点： 重点：门电路的特性与工作原理，组合逻辑电路和时序逻辑电路的 分析与设计，现场可编程门阵列 难点：组合逻辑电路和时序逻辑的分析与设计 3-3 时序逻辑电路时序逻辑电路 3.1 时序逻辑电

2、路基础时序逻辑电路基础 定义，状态表和状态图，锁存器，触发器定义，状态表和状态图，锁存器，触发器 3.2 时序逻辑电路的分析与设计时序逻辑电路的分析与设计 同步时序逻辑电路的分析与设计方法同步时序逻辑电路的分析与设计方法 MSI时序逻辑电路（寄存器，移位寄存器，计数器，时序逻辑电路（寄存器，移位寄存器，计数器， 移位寄存器型计数器，序列信号发生器）移位寄存器型计数器，序列信号发生器） 1. 1. 基本基本RSRS锁存器，门控锁存器，门控RSRS锁锁 存器，维持阻塞存器，维持阻塞D D触发器，边触发器，边 沿沿JKJK触发器触发器 l 重点重点： 2.2. 寄存器，计数器，移位寄存器寄存器，计数

3、器，移位寄存器 基本要求：基本要求： 掌握掌握D和和JK触发器工作原理，掌握寄存器，移位寄存器，触发器工作原理，掌握寄存器，移位寄存器， 计数器。计数器。 难难 点：点： 计数器工作原理。 3.1 时序逻辑电路基础时序逻辑电路基础 一、时序逻辑电路的特点 1. 功能上：任一时刻的输出不仅取决于该时刻的输 入，还与电路原来的状态有关。 2. 电路结构上 包含存储电路（主要由触发器组成）和组 合电路 存储器状态和输入变量共同决定输出 二、时序电路的结构模型二、时序电路的结构模型(有反馈，有记忆有反馈，有记忆) 时序电路可以用时序电路可以用三个方程组三个方程组来描述：来描述： ),( ),( ),(

4、 QXFY qqqxxxfy qqqxxxfy lij li 输出方程 21211 212111 ),( ),( ),( QXFY qqqxxxgz qqqxxxgz lik li 驱动方程 21211 212111 1 111212 1 1 1212 ( ,) ( ,) ( ,) nnnn il nn nnnn llil qh z zz qqq QH Z Q qh z zz qqq 状态方程 用状态表、状态图和时序图来描述时序电路用状态表、状态图和时序图来描述时序电路 状态表（状态转换真值表）：反映时序电路输出（Y）， 输入（X），原态（Qn），新态（Qn+1）间对应取值关系 的表格。 状态

5、图：反映电路的状态数，状态转换规律以及输入和输 出取值的几何图形。其中圆圈表示状态，带箭头弧线表示 状态转换。 时序图：状态表画成时间波形的形式。在时钟脉冲序列作 用下，电路状态、输出状态随时间变化的波形图叫时序图。 注意：状态表、状态图和时序图，可以直观的反映时序电路的功能。 例：例： 教材P223例题10.1 三、存储器件三、存储器件 1、定义 1）存储单元电路：存储一位二进制值信号的器件 2）双稳态电路：有两个稳定状态（0和1），在无外加信号 情况下电路长期处于某一个稳定状态；有一个或多个激励 输入端，在外部信号作用下，可从一个稳态转换到另一个 稳态，以后即使外加激励信号消失，稳定状态依

6、然保持。 3）常用存储单元电路： 锁存器：直接由激励信号控制电路状态的存储元。（激励控制） 触发器：除具有激励输入端外，还包含一个时钟控制信号输入端，当时 钟信号有效时，根据该时刻的激励输入改变状态，当时钟信号无效时， 无论有无激励其状态保持不变。（时钟有效，激励控制） 2、锁存器、锁存器 1）RS锁存器 RS（复位-置位）锁存器，也称为RS触发器 电路结构和逻辑符号： RS锁存器工作原理锁存器工作原理 两个或非门按正反馈方式闭合而成。 电路结构有两个稳态，即 Q=1, Q=0; Q=0, Q=1 触发信号是高电平有效（与非门构成的RS锁存器 为低电平有效） RD和SD 是一次信号，只能一个一

7、个的加， 不能 同时为高电平 RD和SD 不需要长时间保留，是一个触发器信号。 RS锁存器的逻辑功能分析锁存器的逻辑功能分析 1,01 0,10 01 =0 =1 =1=00 =0=11 DD DD DD DD DD QQ QQ RS RS RS RS RS 定义输出： 为“”状态 为“ ”状态 为置 输入端，为置 输入端 ，输出保持不变 ，不允许输入 ，输出“ ”状态 ，输出“”状态 RS锁存器的功能描述锁存器的功能描述 SDRDQnQn+1 0000 0011 1001 1011 0100 0110 110 x 111x RS锁存器特性表 n+1n QQ =0 DD DD SR R S 特

8、性方程(又称状态方程)： 状态图 RS锁存器的工作波形图锁存器的工作波形图 TTL 集成集成 RS 触发器触发器 74279 、 74LS279 在一个芯片上，集成了两个如图在一个芯片上，集成了两个如图 4.4(a) 所示的电路和所示的电路和 两个如图两个如图 4.4(b) 所示的电路，共所示的电路，共 4 个触发器。个触发器。 CMOS 集成集成 RS 触发器触发器 CC4043 中集成了 4 个基本 RS 触发器 2）门控）门控RS锁存器锁存器 也称为同步时钟RS触发器 电路结构和逻辑符号： 才起作用。和到达，只有触发信号 触发器基本输入控制门 RSCLK RS 门控门控RS锁存器工作原理

9、锁存器工作原理 在一个称为时钟脉冲信号（ Clock Pulse ）的控制下翻转， 没有 CP 就不翻转， CP 来到后才翻转。至于翻转成何种 状态，则由触发器的数据输入端决定，或根据触发器的真 值表决定。这种在时钟控制下翻转，而翻转后的状态由翻 转前数据端的状态决定的触发器，称为时钟触发器。 在基本 RS 触发器的基础上又增加了二个与非门， G3 门 和 G4门。 G3 门和 G4 门各一个输入端接向时钟 CP ， G3 门的另一个输入端接数据输入 S ； G4 门的另一个输 入端接数据输入 R R 和 S 上面的反号也没有了，而是高电平有效 当 CP=0 时， G3门和 G4 门被封锁，

10、G3=G4=1 ，不会 改变基本 RS 触发器的状态，即触发器不翻转 门控门控RS锁存器的功能描述锁存器的功能描述 0XXXQ 10000 10011 11001 11011 10100 10110 1110X 1111X 1nn CLKSR QQ n+1n QQ =0 SR RS 特性方程： 门控门控RS锁存器的空翻锁存器的空翻 以上时钟触发器有不完善的地方，即有所谓空翻现象。 空翻是在基本 RS 触 发器的基础上构造时钟触发器时，因导引电路 G3门和 G4 门功能不完善而造 成的一种现象。 空翻：即在一次时钟来到期间，触发器多次翻转的现象称为 空翻 。这违背了 构造时钟触发器的初衷，每来一

11、次时钟，最多允许触发器翻转一次，若多次 翻转，电路也会发生状态的差错，因而是不允许的。 空翻原因：因为在 CP=1 的期间，时钟对 G3 门和 G4 门的封锁作用消失，数 据端 R 和 S 端的多次变化就会通过 G3门和 G4 门到达基本 RS 触发器的输 入端，造成触发器在一次时钟期间的多次翻转。 解决方法：为了解决这一问题，将在后面分述时钟触发器的其他两种结构： 维持阻塞型和边沿 JK 触发器。 3）D锁存器锁存器 逻辑功能和符号： D锁存器锁存器 状态转换表 DQnQn+1 000 010 101 111 特性方程 Qn+1=D 状态转换图 3、触发器、触发器 1）主从触发器 主从RS触

12、发器： 电路结构和工作原理： (1)1, (2) clkS R clk clk 时，“主”按翻转，“从”保持 下降沿到达时，“主”保持，“从”根据“主”的状态翻转 每个周期，输出状态只可能改变一次 XXXX 0000 0011 1001 1011 0100 0110 110X 111X 1nn C L KSRQQ n Q 主从RS锁存器特性表 主从主从D触发器触发器 主从主从JK触发器触发器 S R (1)1,01 1,1 1 01 n n JKclk Q clk Q 若则时， 若“主”保持 后，“从” 若，置位“主” (3)01 1 0 n n JKclk Q clk Q 若则时， “主”保

13、持后，“从”保持 (4)11 1,0 () 0,1 n n n JKclk Q clkQ Q 若则时，(翻转为初态的反) 若则“主”置 后，“从” 若则“主”置 (2)0,11 10 0 00 n n JKclk Q clk Q 若则时， ，复位“主” 后，“从” ，“主”保持 主从JK触发器的工作原理 真值表 XXX X 00 00 00 11 10 01 10 11 01 00 01 10 11 01 11 10 1nn CLKJK QQ * Q XXX X 00 00 00 11 10 01 10 11 01 00 01 10 11 0X 11 1X 1nn CLKSR QQ * Q n

14、+1 1 JK SRQ 特点： 主从触发器，为解除约束， 即使出现的情况下，也是确定的 2） 边沿触发的触发器边沿触发的触发器 为了提高可靠性，增强抗干扰能力， 希望触发器的次态(新态)仅取决于CLK的下降沿 （或上升沿）到来时的输入信号状态，与在此前、 后输入的状态没有关系。 用CMOS传输门的边沿触发器 维持阻塞触发器 利用门电路传输延迟时间的边沿触发器 维持阻塞维持阻塞D触发器工作原理触发器工作原理 在A和B构成的基本 RS触发器的基础之上，增加 了四个逻辑门而构成的 C 门的输出是基本 RS 触发器的置“ 0 ”通道， D 门的输出是基本 RS 触发器的置“ 1 ”通道。 C 门和 D

15、 门可以在控制时钟控制下，决定数据 D 是否能传输到基本 RS 触发器的输入端。 E 门将数据 D 以反变量形式送到 C 门的输入端 再经过 F 门将数据 D 以原变量形式送到 D 门的 输入端。 然后数据 D 等待时钟到来后，通过 C 门 D 门， 以实现置“ 0 ”或置“ 1 ”。 集成维持阻塞集成维持阻塞D触发器触发器 TTL 边沿 D 触发器 7474 的引出端功能图。 7474 中集成了两个触发器单元， 他们都是 CP 上升沿触发的边沿 D 触发器， 异步输入端 、 低电平有效。 CMOS 边沿 D 触发器 CC4013 的引出端功能图。 CC4013 中集成了两个触发器单元，他们都

16、是 CP 上升沿触发的边沿 D 触发器， 异步输入端RD、SD高电平有效， 即RD=1触发器复位到 0 ，SD=1触发器置位到 1 。 边沿边沿JK触发器触发器 边沿边沿JK触发器的工作原理触发器的工作原理 利用门电路的传输延迟时间实现边沿触发的 电路包含一个由与或非门 G 1 和 G 2 组成的基本 RS 触发器和两个输入控制 G 3 和 G 4 。而且门 G 3 和 G 4 的传输时间大于基本 RS 触发器的翻转时间。 设触发器的初始状态为Q=0、Q =1。CP=0时门 B 、B、 G 3 和 G 4 同时被 CP 的低电平封锁。而由于 G 3 和 G 4 的输出P、P两端为高电平，门A、

17、 A是打开的，故基本 RS 触发器的状态通过A、A得以保持。 CP 变为高电平以后，门 B 、B首先解除封锁， 基本 RS 触发器可以通过 B 、 B继续保持原状态不变。此时输入为J=1、K=0，则通过门 G 3 和 G 4 的传输 延迟时间后P=0、P=1，门A、A均不导通，对 基本 RS 触发器的状态没有影 响。 当 CP 下降沿到达时，门 B 、B立即被封锁，但由于门 G 3 和 G 4 存在传输 延迟时间，所以P、P的电平不会马上改变。因此，在瞬间出现A、 B 各有一 个输入端为低电平的状态，使Q=1，并经过A使 =0。由于 G 3 的传输延迟时 间足够长，可以保证在P点的低电平消失之

18、前 的低电平已反馈到了门A，所以 在 P点的低电平消失以后触发器获得的 1 状态将保持下去。 经过 G 3 和 G 4 的传输延迟时间后，P和P都变为高电平，但对 基本 RS 触 发器的状态并无影响。同时， CP 的低电平已将门 G 3 和 G 4 封锁， J 、 K 状态即使再发生变化也不会影响触发器的状态了。 集成边沿集成边沿JK触发器触发器 TTL 集成边沿 JK 触发器 74LS112 引出端功能图 CMOS 集成边沿 JK 触发器 CC4027 引出端功能图。 利用CMOS传输门的D边沿触发器 反馈通路接通，自锁保持通断， 而变化随着断通， 时， , , )( QTGTG DQDQT

19、GTG clk 43 21 01 反馈不通断通， “主”保持此前的状态通断， 后， , )( QQTGTG DTGTG clk 43 21 2 后，输出才能变化。直到下个 反馈通路接通保持通断， 接收新的输入断通， clk QTGTG DQTGTG clk , , )( 43 21 3 列出真值表)4( XXX 0X0 1X1 *QQDCLK Q 目前市场上出售的集成触发器产品通常为JK触发器和D触发器两种类型。 3）集成触发器 常用集成触发器 集成集成JK触发器触发器 集成JK触发器74LS112 (a) 外引脚图 (b) 逻辑符号 常用的有74LS112、CC4027等。 74LS112为

20、负边沿触发的双JK触发器。SD、RD 分别为异步置1端和异步置0端，均为低电平有效。 集成集成D触发器触发器 双D触发器74LS74 (a) 外引脚图 (b)逻辑符号 双D触发器74LS74外引脚图和逻辑符号 4）触发器逻辑功能转换）触发器逻辑功能转换 在已有的触发器基础上，加上合适的逻辑电路， 实现其他功能的触发器，称为触发器逻辑功能转 换。 代数法：通过比较已有触发器特性方程和待求触 发器的特性方程，求出已有触发器的驱动方程。 （教材p237例10.2） 图表法：从待求触发器的特性表，求其驱动方程， 根据驱动方程画逻辑图。 （教材p238例10.4） 单按钮电子转换开关电路，该电路只利用一

21、个按 钮即可实现电路的接通与断开。 5 5） 集成触发器的应用举例集成触发器的应用举例 （74LS112的应用实例） 用触发器F1构 成无抖动开关， S为按钮开关。 触发器F2接成 计数形式，每 按一次按钮S， 相当于为触发 器F2提供一个 时钟脉冲下降 沿。 Q2端经三极管VT驱动继电器KA，利用KA的触点 转换即可通断其它电路。 1.触发器是具有记忆功能的的逻辑电路，每个触 发器能存储一位二进制数据。 2.按照逻辑电路结构的不同，可以把触发器分为 基本RS触发器、同步RS触发器、主从触发器和边沿 触发器。 按照逻辑功能不同，可以把触发器分为RS触发 器、JK触发器、D触发器、T触发器和T触

22、发器。 触发器小结 按照触发方式不同，可以把触发器分为异步电平触发、同步电平触发、 主从触发、边沿触发。 3. RS触发器具有约束条件。 D触发器比较简单（合并RS为单端输入）。 JK触发器是多功能触发器，RS的Q和Q反馈到 输入 ，J对应S，K对应R，它可以方便地构成D触发 器、T触发器和T触发器。 4. 描述触发器逻辑功能的方法有状态转换表、特 性方程、状态转换图和时序图。 5. 集成触发器产品通常为D触发器和JK触发器。 在选用集成触发器时，不仅要知道它的逻辑功能，还 必须知道它的触发方式，只有这样，才能正确的使用 好触发器。 逻辑符号 “”表示边沿触发方式, “”表示主从触发方式, 非

23、号“”：表示低电平有效, 加小圆圈“”：表示低电平有效触发或下降沿有 效触发, 不加小圆圈“”：表示高电平有效触发或上升沿 有效触发 。 技巧：触发器的技巧：触发器的两两要素要素 1逻辑功能 描述方法：逻辑符号、特性表、驱动表、特性方程 特性表 DQnQn+1 000 010 101 111 驱动表 特性方程 (1) 基本RS触发器 直接电平触发（低电平有效/高电平有效），无CP 2. 触发方式 (2) 同步触发 CP的（高/低）电平期间触发， 在整个电平期间接收信号RS/JK/D/T， 在整个电平期间状态相应更新，所以存在空翻。 (3) 边沿触发 只在CP的或边沿触发， 只在CP的或边沿接收

24、信号RS/JK/D/T， 只在CP的或边沿状态更新，克服了空翻。 (4) 主从触发 有主、从两个触发器，在CP的高/低电平期间交替 工作、封锁， 只在CP的高电平期间（或低电平期间）接收信号 RS/JK/D/T， 只在CP的或边沿总的输出状态更新。 集成触发器中常见的直接置0和置1端 RD：直接（异步）置0端 SD：直接（异步）置1端， 非号：低电平有效， 直接（异步）：不受CP的影响。 一、时序电路的分类一、时序电路的分类 1. 根据存储电路中触发器动作：分为同步时序电 路和异步时序电路 同步：存储电路中所有触发器的时钟使用统一的clk, 状态变化发生在同一时刻 异步：没有统一的clk,触发

25、器状态的变化有先有后 2. 根据输出信号特征：分为米利（Mealy）型和穆 尔（Moore）型 Mealy型： Moore型： 仅取决于电路状态 有关、与 )( ),( QFY QXQXFY 3.2 时序逻辑电路分析与设计时序逻辑电路分析与设计 二、同步时序电路的分析方法二、同步时序电路的分析方法 1、分析目的：找出给定时序电路的逻辑功能，即 找出在输入和CLK作用下，电路的次态和输出。 2、一般步骤： 从给定电路逻辑图写出存储电路中每个触发器的 驱动方程（即存储电路中每个触发器输入信号的 逻辑式）。 将驱动方程代入相应触发器的特性方程，得到每 个触发器的状态方程，从而得到电路的状态方程 组。

26、 从给定电路逻辑图写出输出方程。 例：例： 212 11 1 QQAD QD 驱动方程：)( 111 2212 * (2) * QDQ QDAQQ 状态方程： 21212121 3 QQAQQAQQAQQAY )()( )(输出方程： （4）列状态转换表： （5）状态转换图 00011011 001/ 0 10/ 0 11/ 0 00/ 1 111/ 1 00/ 0 01/ 0 10/ 0 A YQQ* 12 12Q Q 三、三、MSI 时序逻辑电路时序逻辑电路 1、 寄存器和移位寄存器 1）、寄存器（可由同步RS、主从RS或边沿触发器构成） 用于寄存一组二值代码，N位寄存器由N个触发器组成，

27、可存放一组N 位二值代码。 只要求其中每个触发器可置1，置0。 例：D触发器组成的4位寄存器 7 41 7 5 Q L S clkD上 升 沿 到 达 时的 状 态 决 定 2、移位寄存器（代码在寄存器中左、移位寄存器（代码在寄存器中左/右移动）右移动） 具有存储代码 + 移位功能 翻转一级触发器原来的状态到达时，各触发器按前所以 触发器有延迟时间因为 CLK t pd 位数据依次右移 1 例：边沿D触发器组成的4位移位寄存器 2、 计数器计数器 用于计数、分频、定时、产生节拍脉冲等 分类：按时钟分，同步、异步 按计数过程中数字增减分，加、减和可逆 按计数器中的数字编码分，二进制、二-十 进制

28、和循环码计数器 按计数容量分，十进制，六十进制 1）、同步计数器 同步二进制加法计数器 原理：根据二进制加法运算规则可 知：在多位二进制数末位加1， 若第i位以下皆为1时，则第i位 应翻转。 由此得出规律，若用T触发器构成 计数器，则第i位触发器输入端 Ti的逻辑式应为： 0 10 210 3210 120 1 . . iii T TQ TQ Q TQ Q Q TQQQ 3210 CQ Q QQ 注：该电路称为16进制计数器， Q0Q1Q2Q3的输出脉冲频率 是1/2，1/4，1/8，1/16，也可以 做分频器用 同步十进制计数器 加法计数器 基本原理：在四位二进制计数 器基础上修改，当计到1

29、001时， 则下一个CLK电路状态回到 0000。 00 1()1TT十进制（十六进制） 10310 TQQTQ 210210 TQQTQQ 3210033210 TQQQQQTQQQ 30 CQ Q 有效状态和无效状态。 能自启动：电路能从无效状态在若干脉冲后自动直接或间接 返回有效状态。 3. 异步计数器异步计数器 1）. 二进制计数器 异步二进制加法计数器 在末位+1时，从低位到 高位逐位进位方式工 作。 原则：每1位从“1”变 “0”时，向高位发 出进位，使高位翻转 注：Q0在CLK0的下降沿 翻转，Q1在Q0的下降 沿翻转，Q2在Q1的下 降沿翻转 2）、异步十进制加法计数器 原理：

30、 在4位二进制异步加法计数器上修 改而成， 要跳过 1010 1111这六个状态 1 2 3 4 5 6 7 8 9 10 J=0J=1 J=0 J=K=1 J=1J=0 4、任意进制计数器的构成方法、任意进制计数器的构成方法 用已有的用已有的N进制芯片，组成进制芯片，组成M进制计数进制计数 器，是常用的方法。器，是常用的方法。 N进制M进制 MN MN 1）. N M 原理：计数循环过程中设法跳过NM个状态。 具体方法：置零法 置数法 同步置零法 异步置零法 同步预置数法 异步预置数法 2）. N M 的计数器 然后再采用置零或置数的方法 5、移位寄存器型计数器 1）. 环形计数器 注：一旦电路脱离有效循环，则无法返回，不能自启动 注：该电路可以自启动 2）. 扭环形计数器