ST-BUS收发功能电路的设计

1、ST-BUS攵发功能电路的设计摘要：ST-BUS(即卩Serial Telecom BUS串行电信总线) 是通信设备内部模块间实现数据交换的串行通信总线。文中 结合某型专用通信系统设备的E1 接口电路设计，在简要介绍ST-BUS规范基础上，分析 ST-BUS攵发功能模块的设计， 给出了采用CPLD与MCU实现ST-BUS攵发功能模块的简化 电路原理图以及 HDL实现模块的综合后时序仿真结果。关键词：攵发模块 ST-BUS CPLD MCU中图分类号： TN81 文献标识码： A 文章编号： 1007-9416(2011)08-0053-03Design circuit of ST-BUS tr

2、ansceiver moduleLUO Hai1,WANG Li2(1.Department of Communication Engineering of the CEC,Chengdu,Sichuan,611730;2.School of Information and Engineering Technology of theSICAU,Yaan,Sichuan,625014)Abstract:The ST-BUS(Serial Telecom BUS)is a serial bus between host and submodules within communication equ

3、ipments.With designing practice of E1 interface to some special communication system,the ST-BUS protocol criterion is introduced,and design of ST-BUS transceiver module is analysed,while presenting a simplified schematic circuit diagram for the module using CPLD&MCU, and simulation graphics of systh

4、esized models based on HDL.Key words:Transceiver Module ST-BUS CPLDMCU1、引言 作为最为庞大的综合化数字网络，如今的电信系统 a 除 提供传统电话业务外，也提供专用通信系统的数据中继服务。 因 E1 信号接入方式简单，一般电信交换机都会预留部分E1接入端口以供专用通信系统使用。为满足电信网接入要求并 充分利用线路资源，E1终端子系统内部常采用 ST-BUS总线 对各路用户数据进行复接或解复接，并实现与 E1 信号的转 换。考虑到专用接口芯片针对某一种或几种标准接口而设计， 已无法满足所有接口标准（尤其是新型接口标准）要求。为

5、 使各种接口都能与电信线路进行数据交换，且系统配置能更 加灵活，文中所述模块的电路设计采用了先进的可编程器件 来实现，便于多种接口的混合接入。鉴于接口种类及标准繁 多，文中着重讨论外部接口与ST-BUS通信的公共模块（即ST-BUS攵发模块）2、ST -BUS协议规范 在电信设备内部，模块互连普遍采用总线架构，其中应 用最为广泛的是 ST-BUS著名的电信芯片制造商 Zarlink半导 体公司根据电信模块化应用的需求分析，对ST-BUS的信号及时序规范作出明确的定义，在很大程度上简化了不同模块间 的通信方式， 能传输包括音频、 视频、控制信息等数据信息。ST-BUS是 一种传输数字信息的高速同

6、步串行通信总线1 ，总线信号包括帧同步、位时钟和串行数据，其帧结构如 图 1 所示。帧同步信号是周期性的负脉冲，分为两种类型： 类型 0 和类型 1。类型 0：同步脉冲仅出现在帧开头的第一 个位时钟周期内，如图 1 所示，它决定总线上各模块何时开 始攵或发一帧信息数据流。类型1：同步脉冲也出现在帧开头且维持 8 个位时钟周期（即一个时隙周期） ，在此期间总 线上各部件同时也在攵或发信息数据流，如图 2 所示。相比 于类型 0，类型 1 同步方式应用较少。此外，考虑到模块间通信速率的匹配，ST-BUS定义了16.384MHz 、 8.192MHz 、 4.096MHz 和 2.048MHz 四种

7、标准时 钟频率，均可作部件内部时钟，但任意时刻只择其一，而自 适应系统则采取自动选择模式。 除了基准时钟 2.048MHz 外， 其它时钟频率均为相应数据速率的两倍，即ST-BUS支持最大数据速率为8.192Mbps。假设ST-BUS速据速率为 2.048Mbps， 则时钟频率可在 2.048MHz 与 4.096MHz 中任取其一。由图 1可知，ST-BUS-个完整帧周期为125us,根据不同时钟频率， 每帧分为不同时隙数，而实际应用中常采用每帧 32 时隙方 式。3、ST -BUS攵发电路与 CPLD逻辑设计3.1 ST- BUS攵发电路设计要实现完整的ST-BUS攵发功能模块，首先介绍一

8、下 ST-BUS攵发功能模块的电路设计。经简化的ST-BUS攵发功能模块电路原理图，如图 3 所示。该电路以 Altera 公司 MAX7000S系列具有128个宏单元的CPLD器件 EPM7128SLC84-15为核心元件，由 4.096MHz有源晶振提供 系统时钟，采用10针双列直插的JTAG接 口实现CPLD在线 编程。电路中，单片机（AT89C51 ）作为收发控制器，外接 晶体为22.1184MHz，通过SPI接口设置收发模块的工作模式、 时隙参数等，也可通过SPI或P0 口读（或写）ST-BUS收发模 块接收（或发送）的数据，并通过RS-232C接 口（采用芯片MAX232ACPE实

9、现电平转换）与计算机通信（实现数据交换） ST-BUS收发模块还设置了 2个中断输出信号，并分别连接到 单片机中断输入引脚和。因此，单片机也可采取中断方式来 读取ST-BUS收发模块的发送状态或接收到的数据。3.2 ST-BUS收发模块设计ST-BUS收发模块的功能是实现 ST-BUS总线串行数据的 可靠接收与发送，接下来探讨同步方式下 ST-BUS总线接收与 发送的模块设计。针对图 1 所示同步方式，在同步状态下， 同步脉冲在第0时隙开始第一个C2上升沿处保持低电平， ST-BUS收发数据规则：在时钟 C2上升沿时发送端将数据位 送上总线，而在 C2下降沿时接收端采样并读取数据。实际 上，S

10、T-BUS收发模块一端往往接到外部接口的数据交换单元， 而且经控制接口可设置各路数据所占用时隙。在此，暂不考 虑收发数据与其它接口的交换部分，并假定收发模块各路数 据通道占用固定的时隙通道。另外，根据时钟信号和同步信 号的提供方式，收发模块电路的工作模式常分为主动模式和 被动模式。若模块所需时钟和同步信号均来自外部，则该模 块就处于被动模式；相反，若时钟和同步信号由模块内部产 生，则该模块就处于主动模式。为了便于说明问题，假设模 块处于被动模式，结果对主动模式同样成立。接收模块；从功能上讲，ST-BUS接收模块是根据所设 置ST-BUS时隙位置接收所需数据，并经特定接口输出并维持 一定的时钟周

11、期。模块在接收数据时，由于发送端（见后） 在上升沿建立ST-BUS总线上的数据信号，此时位时钟C2上升沿应仅触发状态转换及计数器计数，接收端应在数据稳定 时采样，即在 C2 下降沿处读取串行数据。因此，根据图1所示的时序，双通道接收模块即可用 HDL描述实现（代码略， 下同）。在 Altera 公司提供的 Quartus II 集成开发环境下，基于MAX7000S系列 CPLD器件 EPM7128SLC84-15对双通道 ST-BUS 接收模块单独作综合，占用资源为27个LC,占用率约21%。 相应的做综合后时序仿真，结果如图 4 所示。因未讨论单片 机的控制接口，仿真的通道设置为第一通道 b

12、yte_pos1 为 0 时隙， 第二通道 byte_pos2 为 31 时隙， 如此设置是为验证帧 切换问题。 由仿真结果可见， 接收模块的功能和时序均正确。(2)发送模块；相对于接收模块，数据流向正好相反，ST-BUS发送模块是按照所设置时隙将待发数据变换为特定 的串行格式发送，也就是，将数据转换为ST-BUS总线数据信 号。依据前述收发规则，发送端在位时钟C2上升沿处可以既转换状态又发送数据，由此，可利用HDL描述来实现双通道发送模块。与接收模块的处理方法类似，在 Quartus II 开 发环境下基于EPM7128SLC84-15器件对双通道发送模块作综 合，占用资源为25个LC,占用

13、率约20%。对应的时序仿真 结果如图 5 所示。为了证明双通道发送模块的发送时序与通 道设置顺序无关，发送模块的第一通道 byte_pos1 设置为 31 时隙，第二通道 byte_pos2 设置为 0 时隙。比较仿真结果可 见，发送模块的功能和时序也均正确，说明设计的模块在数 据发送时跟通道设置无关。分析接收模块和发送模块的功能可知，两个模块间差异 主要在于数据收发，两个模块的同步检测、时隙定位以及位定位都是共用的，因此两个模块可合并为一个收发模块，从 而节省很大一部分器件资源。从合并前后收发模块的综合结 果看，若接收和发送模块相对独立，则资源占用将是27+25=52个LC,占用率高达41%

14、;若接收与发送模块合并，占用资源35个LC,占用率27%。很明显，合并的模块有效地节省了 LC资源。基于选用的 CPLD器件EPM7128SLC84-15分析收发模块工作性能可知，接收模块和发送模块的最高工 作频率均大于20MHz。显然，设计的模块工作频率高于前述C2 标准工作频率的最大值，也就是说，在C2 各标准频率条件下，所设计的ST-BUS攵发模块均可正常工作。以上探讨并未严格区分被动模式和主动模式，事实上，前述电路设计已充分考虑了双模式的验证，CPLD器件外接晶体振荡器可以让 ST-BUS收发模块工作于主动模式。当处于主动模式时，收发模块会独立产生时钟和帧同步信号，提供给 ST-BUS总线上其它部件。反之，当工作于被动模式时，收发 模块的收发部分会采用外部ST-BUS总线提供的时钟。3、结语本文设计的ST-BUS收发功能电路已成功应用于某通信 设备E1接口板，运行情况良好。利用CPLD设计的ST-BUS收发模块具有较强通用性、可扩展性及可移植性，便于应用 到其它ST-BUS通信接口电路。参考文献1ST-BUS Generic Device Specification(Rev.B), ZarlinkSemiconductor,1995.2周立功