实验七 移位寄存器设计(可编程实验)

1、实验七 移位寄存器设计一、实验目的1、掌握移位寄存器电路设计的方法。2、能够通过cpld开发实现时序逻辑电路的功能。二、实验内容（1）设计一个能自启动的环形计数器 要求：设计一个合理的电路，通过max+plus2进行仿真和cpld实现验证环形计数器的逻辑功能，并掌握其动作特点。 （2）节日彩灯设计要求：当输入连续脉冲时，4个彩灯既可以从右向左逐位亮继而逐位灭，又可以从左向右逐位亮继而逐位灭。三、实验逻辑功能分析及预习情况（1）能自启动的环形计数器真值表：n 态n+1 态q3 q2 q1 q0q3 q2 q1 q01 0 0 00 1 0 00 0 1 00 0 0 10 1 0 00 0 1

2、00 0 0 11 0 0 0偏离态0 1 0 00 1 0 1 1 0 1 00 0 1 11 0 0 11 1 0 00 1 1 00 0 0 01 1 1 00 1 1 1 1 0 1 11 1 0 11 1 1 1（2）节日彩灯设计真值表： n 态n+1 态q3 q2 q1 q0q3 q2 q1 q0从右向左0 0 0 00 0 0 10 0 1 10 1 1 11 1 1 11 1 1 01 1 0 01 0 0 0其他0 0 0 10 0 1 10 1 1 11 1 1 11 1 1 01 1 0 01 0 0 00 0 0 00 0 0 0从左向右0 0 0 01 0 0 01

3、1 0 01 1 1 01 1 1 10 1 1 10 0 1 10 0 0 1其他1 0 0 01 1 0 01 1 1 01 1 1 1 0 1 1 10 0 1 10 0 0 10 0 0 0 0 0 0 0四、实验过程（1）启动max+plusii软件；（2）创建一个新工程；1）能自启动的环形计数器启动文本编译器；编译 vhdl语言程序为library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity huan isport(clk,d:in std_logic; s:std_logic_ve

4、ctor(3 downto 0); q:buffer std_logic_vector(3 downto 0);end;architecture rtl of huan isbegin process(clk,d) begin if(d=1) then qqqqqq_tempq_tempq_tempq_tempq_tempq_tempq_tempq_tempq_tempq_tempq_tempq_tempq_tempq_tempq_tempq_tempq_tempq_temp=0000;end case; end if;end if;q=q_temp; end process;end;启动波形图编译器；时间分析图 利用真值表验证所设电路的逻辑功能；经过验证保存仿真原理图。芯片下载 经过设计最后完成结果如下五、实验感受通过本次实验我掌握了移位寄存器电路设计的方法，而且能够通过cpld开发实现时序逻辑电路的功能，从而使我更加熟悉了利用软件仿真和硬件实现对数字电路的逻辑功能进行验