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文档简介

1、实验八 计数器设计一、实验目的1、掌握计数器电路设计的方法。2、能够通过cpld开发实现时序逻辑电路的功能。二、实验内容(1)设计一个同步带有进位输出端的十进制显示,模为24的计数器,且能够自启动。要求如下: 用原理图输入法,元件采用74160设计上述计数器,并硬件下实现,结果用数码管显示。 用文本输入法设计编程,并硬件下实现,结果用数码管显示。(2)用综合方法设计一个计数器,要求: 用原理图输入法,元件采用74160设计上述计数器,并硬件下实现,结果用数码管显示。 用文本输入法设计编程,并硬件下实现,结果用数码管显示三、实验逻辑功能分析及预习情况(1)数码管真值表如下:数字输入输出x3x2x

2、1x0yaybycydyeyfyg字形000001111110010001011000012001011011012300111111001340100011001145010110111115601101011111670111111000078100011111118910011111011910101011101 11a1110110011111b1211001001110c1311010111101d1411101001111e1511111000111f(2)模24计数器真值表数字输出q5q4q3q2q1q000000001000001200001030000114000100500

3、01016000110700011180010009001001100100001101000112010010130100111401010015010101160101101701011118011000190110012010000021100001 22100010 23100011(3)模48计数器真值表数字输出q6q5q4q3q2q1q00000000010000001200000103000001140000100500001016000011070000111800010009000100110001000011001000112001001013001001114001010

4、0150010101160010110170010111180011000190011001200100000210100001 220100010 230100011240100100250100101260100110270100111280101000290101001300110000310110001320110010330110011340110100350110101360110110370110111380111000390111001401000000411000001 421000010 4310000114410001004510001014610001104710001

5、11四、实验过程模为24的计数器(一)采用原理图设计模为24的计数器(1)启动max+plusii软件;(2)创建一个新工程;(3)原理图编辑; 编辑原理图,如下 (4)保存、编译原理图;(5)启动波形图编译器;设计end time为1.0us, grid size为50.0ns。结果如下:(6)时间分析图 (7)利用真值表验证所设电路的逻辑功能;(8)经过验证保存仿真原理图。(二)采用文本文档设计模为24的计数器(1)启动max+plusii软件;(2)创建一个新工程;启动文本编译器;编译 vhdl语言程序为library ieee;use ieee.std_logic_1164.all;u

6、se ieee.std_logic_unsigned.all;entity mo24cx isport(clk:in std_logic; ohigh,olow:out std_logic_vector(6 downto 0); co :out std_logic);end;architecture rtl of mo24cx issignal h_temp,l_temp:std_logic_vector(3 downto 0):=0000;signal co_temp : std_logic;begin process(clk) begin co_temp = h_temp(1) and l

7、_temp(1) and l_temp(0); if(clkevent and clk = 1)thenif(h_temp = 0010 and l_temp = 0011 )then h_temp = 0000; l_temp = 0000; elsif(l_temp = 1001)then h_temp = h_temp+1; l_temp = 0000;else l_temp olow olow olow olow olow olow olow olow olow olow olow ohigh ohigh ohigh ohigh ohigh ohigh ohigh ohigh ohig

8、h ohigh ohigh = zzzzzzz; end case; end process; co = co_temp;end;启动波形图编译器;时间分析图 利用真值表验证所设电路的逻辑功能;经过验证保存仿真原理图。模为24的计数器(一) 采用原理图设计模为24的计数器(1)启动max+plusii软件;(2)创建一个新工程;(3)原理图编辑; 编辑原理图,如下 (4)保存、编译原理图;(5)启动波形图编译器;设计end time为1.0us, grid size为50.0ns。结果如下:(6)时间分析图 (7)利用真值表验证所设电路的逻辑功能;(8)经过验证保存仿真原理图。(二)采用文本文

9、档设计模为24的计数器启动文本编译器;编译 vhdl语言程序为library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mo48cx isport(clk:in std_logic; ohigh,olow:out std_logic_vector(6 downto 0); co :out std_logic);end;architecture rtl of mo48cx issignal h_temp,l_temp:std_logic_vector(3 downto 0):=0000;sign

10、al co_temp : std_logic;begin process(clk) begin co_temp = h_temp(2) and l_temp(2) and l_temp(1) and l_temp(0); if(clkevent and clk = 1)thenif(h_temp = 0100 and l_temp = 0111 )then h_temp = 0000; l_temp = 0000; elsif(l_temp = 1001)then h_temp = h_temp+1; l_temp = 0000;else l_temp olow olow olow olow olow olow olow olow olow olow olow ohigh ohigh ohigh ohigh ohigh ohigh ohigh ohigh ohigh ohigh ohigh = zzzzzzz; end case; end process; co = co_temp;end;启动波形图编译器;时间分析图 利用真值表验证所设电路的逻辑功能;经过验证保存仿真原理图。三、模24的设置cpld下载 经过设计最后完成结果

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