(有代码)基于libero的数字逻辑设计仿真及验证实验(4-8)课案

1、JU”殆计算机学院_专业 _班组学号姓名 、作者教师评定实验题目基于Libero的数字逻辑设计仿真及验证实验1、熟悉EDA工具的使用；仿真基本门电路。2、仿真组合逻辑电路。3、仿真时序逻辑电路。4、基本门电路、组合电路和时序电路的程序烧录及验证5、数字逻辑综合设计仿真及验证。实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际门电路芯片 74HC00、74HC02、74HC04、74HC08、74HC32、 74HC86进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内

2、容1、掌握Libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、 参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成 74HC00、74HC02、74HC04、74HC08、74HC32、74HC86 相应的设计、综合及 仿真。4、提交针对 74HC00、74HC02、74HC04、74HC08、74HC32、74HC86 （任 选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC00代码-与非/ HC00.Vmodule HC00(A,B,Y);in put 4:1A,B;output 4:1

3、Y;assig n Y=(A&B);en dmodule/74HC00测试平台代码/ test.vtimescale 1ns/1nsmodule test1();reg 4:1a,b;wire 4:1y;HC00 u1(a,b,y);in itialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;enden dmodule/74HC02代码-或非/ HC02.vmodule HC02(A,B,Y);in put 4:1A,B; output 4:1Y

4、;assign Y=(A|B);en dmodule/74HC02测试平台代码/ test.vtimescale 1ns/1ns module test2();reg 4:1a,b;wire 4:1y;HC02 u2(a,b,y);in itialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;enden dmodule/74HC04代码-非/ HC04.vmodule HC04(A,Y); in put 6:1A;output 6:1Y;assig

5、 n Y=A;en dmodule/74HC04测试平台代码/ test.vtimescale 1ns/1nsmodule test3();reg 6:1a;wire 6:1y;HC04 u3(a,y);in itialbegina=4b000001;#10 a=a1;#10 a=a1;#10 a=a1;#10 a=a1;#10 a=a1;enden dmodule/74HC08代码-与/ HC08.vmodule HC08(A,B,Y); in put 4:1A,B;output 4:1Y;assig n Y=A&B;en dmodule/74HC08测试平台代码/ test.vtimesc

6、ale 1ns/1nsmodule test4();reg 4:1a,b;wire 4:1y;HC08 u4(a,b,y);in itialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;a=4b1111; b=4bOOO1;#10 b=b1;#10 b=b1;#10 b=b1;enden dmodule/74HC32代码-或/ HC32.vmodule HC32(A,B,Y); in put 4:1A,B;output 4:1Y;assign Y=A|B;en dmodule/74HC32测试平台代码/ test.vtimescale 1

7、ns/1nsmodule test5();reg 4:1a,b;wire 4:1y;HC32 u5(a,b,y);in itialbegina=4bOOOO; b=4bOOO1;#10 b=b1;#10 b=b1;#10 b=b1;a=4b1111; b=4bOOO1;#10 b=b1;#10 b=b1;#10 b=b1;enden dmodule/74HC86代码-异或/ HC86.vmodule HC86(A,B,Y);in put 4:1A,B;output 4:1Y;assign Y=AAB;en dmodule/74HC86测试平台代码/ test.vtimescale 1ns/1n

8、s module test6();reg 4:1a,b;wire 4:1y;HC86 u6(a,b,y);in itialbegi na=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b0*0 (Hill SODtow-Cursor L bursar 10*00000 pE15SO55 piB血p5pfi5Q0OT p51DQOOQ P5150000 g|；151B93 芦IlSS-flSS ps|1KgSZQODQQi ps25QOOO p3、综合结果。（将相关窗口

9、调至合适大小，使 RTL图能完整显示，对窗口截图,后面实验中的综合使用相同方法处理）4、第二次仿真结果（综合后）。回答输出信号是否有延迟，延迟时间约为多少？输出信号有延迟，延迟时间为 300pso5、第三次仿真结果（布局布线后）。回答输出信号是否有延迟，延迟时间约 为多少？分析是否有出现竞争冒险。2、组合逻辑电路一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际组合逻辑电路芯片 74HC148、74HC138、74HC153、74HC85、 74HC283、74HC4511 进行 VerilogHDL 设计的方法。二

10、、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。3、 参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成 74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511 相应的设计、 综合及仿真。4、74HC85测试平台的测试数据要求：进行比较的 A、B两数，分别为本人 学号的末两位，如“ 89”则A数为“ 1000” B数为“ 1001”。若两数相等，需 考虑级联输入(级联输入的各种取值情况均需包括)；若两数不等，则需增加一 对取值情况，验证A、B相等

11、时的比较结果。5、 74HC4511设计成扩展型的，即能显示数字 09、字母af。6、提交针对 74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511(任选一个)的综合结果，以及相应的仿真结果。1、所有模块及测试平台代码清单/74HC148 代码/HC148.Vmodule HC148(Datal n,EO,Dataout);in put 7:0 Data In;output EO;output 2:0 Dataout;reg 2:0 Dataout;reg EO;in teger I;always (Data In)beginDataout=0;EO=

12、1;for(I=0;I8;I=I+1)beginif(DataI nl)beginDataout=I;EO=0;endendenden dmodule/74HC148测试平台代码/ test148.vtimescale 1ns/1nsmodule test148;reg 7:0 in;wire 2:0 out;wire EO;in itialbeginin=00000001;repeat(9)#20 in=in 1;endHC148 u148(i n,EO,out);en dmodule/74HC138 代码/HC138.Vmodule HC138(A,B,C,G1,G2AN,G2BN,Y7,

13、Y6,Y5,Y4,Y3,Y2,Y1,Y0);in put A,B,C;in put G1,G2AN,G2BN;output Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0;wire Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0;reg 7:0 Eq;wire 7:0 EqN;wire 2:0Data In;assig n EqN=Eq;assign Data In 0=A;assig n DataI n 1=B;assign Data In 2=C;always (DataI n or G1 or G2AN or G2BN)beginif(!G1)Eq=8b11111111;else if(

14、!(G2A N&G2BN)Eq=8b11111111;else Eq=1b1DataB)beginQAGB=1;QASB=0;QAEB=0;endelse if(DataA 您stlsMdL阿匚心 您商匸心 您商匸心 您siteodL两匸心* 您和砧_阿匚心* 冉RflbMdL阿 J,* iesilsetHti_74C8fc.* 触sibmdL阿匚心* 您sdsMdi阿 J.* 您flbmdL商匸心* 您sibeodL两匸心输出信号有延迟，延迟时间为 500ps。5、第三次仿真结果（布局布线后）。回答输出信号是否有延迟，延迟时间约为多 少？分析是否有出现竞争冒险。1期1Cl期00541S41如

15、* /!wtbendi_J4C. 阳啧皿心， 4阳址価/U . 九MbtntiL?牝. i!Lwtbtnth_J4C. Awlbe 価JMJ AhUw 価JMJ Aestbench_74C. “ .ilftstbenchC. .iTjestbenchC.* /testbenchJMC理SON&w柯0000 pZ9Cursor 1D ps输出信号有延迟，延迟时间为4700,有出现竞争3、时序逻辑电路一、实验目的1、了解基于Verilog的时序逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际时序逻辑电路芯片 74HC74、74HC112、74HC194、74HC

16、161 进行VerilogHDL设计的方法。、实验环境Libero仿真软件。三、实验内容1、熟练掌握Libero软件的使用方法。2、进行针对74系列时序逻辑电路的设计，并完成相应的仿真实验。3、 参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成 74HC74、74HC112、74HC161、74HC194相应的设计、综合及仿真。4、提交针对 74HC74、74HC112、74HC161、74HC194 （任选一个）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC74 代码/ HC74.Vmodule HC74(D1,D2,CP1,C

17、P2,RD1N,RD2N,SD1N,SD2N,Q1,Q2,Q1N,Q2N);in put D1,D2;in put RD1N,SD1N,CP1;in put RD2N,SD2N,CP2;output Q1,Q1N,Q2,Q2N;reg Q1,Q2;assign Q1N=Q1;assign Q2N=Q2;always (posedge CP1)begi n if(!RD1N)Q1=0;else if(!SD1N)Q1=1;else Q1=D1;endalways (posedge CP2)begi nif(!RD2N) Q2=0;else if(!SD2N) Q2=1;else Q2=D2;en

18、den dmodule/74HC74测试平台代码/ test74.vtimescale 1ns/1nsmodule test74;reg D1,D2,RD1N,RD2N,CP1,CP2,SD1N,SD2N;wire Q1,Q2,Q1N,Q2N;in itial begi nCP1=0;endparameter clock_period=20;always #(clock_period/2) CP1=CP1;in itial begi nCP2=0;endalways #(clock_period/2) CP2=CP2;in itialbeginD1=0;repeat(20)#20 D1=$ra

19、 ndom;endin itial beginD2=0;repeat(20)#20 D2=$ra ndom; end in itialbeginRD1N=0;repeat(20)#20 RD1N=$ra ndom; end in itialbeginRD2N=0;repeat(20)#20 RD2N=$ra ndom; end in itialbeginSD1N=0;repeat(20)#20 SD1N=$ra ndom; end in itialbegin SD2N=0;repeat(20)#20 SD2N=$ra ndom; endHC74 u74(CP1 (CP1),.CP2 (CP2)

20、,.D1 (D1),.D2 (D2),.RD1N (RD1N),.RD2N (RD2N),.SD1N (SD1N),.SD2N (SD2N),Q1 (Q1),.Q1N (Q1N),Q2 (Q2),.Q2N (Q2N);en dmodule/74HC112 代码/ HC112.vmodule HC112(J1,J2,K1,K2,CPN1,CPN2,RD1N,RD2N,SD1N,SD2N,Q1,Q2,Q1N,Q2N);in put J1,J2,K1,K2;in put RD1N,SD1N,CPN1;in put RD2N,SD2N,CPN2;output Q1,Q2,Q1N,Q2N;reg Q1,

21、Q2;assign Q1N=Q1;assign Q2N=Q2;always (posedge CPN1) beginif(!RD1N) Q1=0;else if(!SD1N) Q1=1;elsecase(J1,K1)2b00:Q1=Q1;2bO1:Q1=1bO;2b10:Q1=1b1;2b11:Q1=Q1;default:Q1=1bx;endcaseendalways (posedge CPN2) beginif(!RD2N) Q2=0;else if(!SD2N) Q2=1;elsecase(J2,K2)2b00:Q2=Q2;2bO1:Q2=1bO;2b10:Q2=1b1;2b11:Q2=Q

22、2;default:Q2=1bx;endcaseenden dmodule/74HC112测试平台代码/ test112.vtimescale 1ns/1nsmodule test112;reg J1,J2,K1,K2,RD1N,RD2N,CPN1,CPN2,SD1N,SD2N;wire Q1,Q2,Q1N,Q2N;in itial begi nCPN1=0;endparameter clock_period=20;always #(clock_period/2) CPN1=CPN2; in itial begi nCPN2=0;endalways #(clock_period/2) CPN2

23、=CPN2; in itialbeginJ1=0;repeat(20)#20 J1=$ra ndom;endin itialbeginK1=0;repeat(20)#20 K1=$ra ndom;endin itialbeginJ2=0;repeat(20)#20 J2=$ra ndom;endin itialbeginK2=0;repeat(20)#20 K2=$ra ndom;endin itialbeginRD1N=0;repeat(20)#20 RD1N=$ra ndom;endin itialbeginRD2N=0;repeat(20)#20 RD2N=$ra ndom;endin

24、itialbeginSD1N=0;repeat(20)#20 SD1N=$ra ndom;endin itialbeginSD2N=0;repeat(20)#20 SD2N=$ra ndom;endHC112 u112(CPN1 (CPN1),CPN2 (CPN2),J1 (J1),.K1 (K1),J2 (J2),.K2 (K2),.RD1N (RD1N),.RD2N (RD2N),.SD1N (SD1N),.SD2N (SD2N),Q1 (Q1),.Q1N (Q1N),Q2 (Q2),.Q2N (Q2N);en dmodule/74HC161 代码/ HC161.Vmodule HC161

25、(CP,CEP,CET,MRN,PEN,D n,Q n,TC);in put CP;in put CEP,CET;output 3:0Q n;in put MRN;in put PEN;in put 3:0D n;output reg TC;reg 3:0qaux;always (posedge CP)beginif(!MRN) qaux=4bOOOO;else if(!PEN)qaux=D n;else if(CEP&CET) qaux=qaux+1;else qauxISCI* .teflHClfii/TCrLr LJ L nL r L rL r ur ur LrLJ L r L nL r LJ LJ ur L r ur L rhop 士GO k)no blOL Tlmo IqO1taoRi Hjotji 吹1侗欣1五血柚 Di血 加址 knii. b碎予。加血hMi壬1話liifiNC400000 psazflQ PWOpsiDoooa psZDaooa pt300000 pn40CH1DD ps5、第三次仿真结果（布局布线后）Mbgs4、基本门电路、组合电路和时序电路的程序烧录及验证（3人小组共同完成）一、实验目的1、熟悉利用EDA工具进行设计及仿真的流程。2、熟悉实验箱的使用和程序下载（烧录）及测试的方法。二、实验环境及仪器1、Libero仿真软件。2、DIGILOGI