开关电源六级能效详解

1、开关电源高级能效详解近一两年内，基本做电源产品都为了更新六级能效而忙碌，新规要求倒逼产品升级换代，是好事，也是挑 战。关于六级能效，两个要求：一，待机功耗二，平均效率针对这两点，除了拥有一颗新颖的 IC，还有那些细工需要注意的，扒一扒。 首先，先了解下标准要求：美国能效要求一、待机功耗以美国能效要求为例，要求 49W 以下空载功耗为 0.1W，大于 49W 空载功耗为 0.21W ；欧盟 49W 以下为 75mW ，大于 49W 为 150mW 。在设计电源时，相对于 75mW 的空载功耗，必须要精打细算到每个 细节上。 以下几点为显在的固定消耗点：1，Vcc 启动回路2，X 电容放电回路3，

2、IC Vcc供电回路4，电压（电流）检测环路5，假负载首先， 新出的 IC 大多具有 HV启动关断功能， 启动后关闭启动电阻回路， 避免此回路损 耗。当然，这属于 IC 原有功能，不在本贴的主旨中，这里一带过，同时后面的一些延伸也会用到此引脚， 顺带一说。如下：当没有 HV 启动功能的芯片时， Vcc只能尽量大启动电阻，大的启动电阻又需要较快的启动时间时，可以 这样做 ,Vcc两级 DC 接法,C16 用于启动储能， C14用于辅助供电储能 ,使启动时较大 R 的情况下 C能更快充 到 IC 启动阈值：X 电容放电IEC60950要求 1S 内电压下降到37%IEC60065要求 2S 内电压

3、下降到35V 以下例，按第 1 条，X 电容放电时间常数RC需小于 1，设 X 电容为 0.33uF,Rx*Cx1,那么 Rx3M，由于电容量存在 20%误差， 那么此电阻选值留足裕量， 那应在 Rx*0.7 内，约 2M 。电阻损耗，PR=U2/R，设 ACmax=264VPR=2642/2MPR=34.8mWCoC要求 49W 以下 75mW 待机或 DoE 要求 49W 以下 100mW 待机，不管那个标准，这部份的损 耗都显得巨大。怎么办，使用更小的 X电容（当 0.1uF 以下，可以不使用放电电阻） ，或想办法让这个 R更 灵活一点，如下：1，在断电后，利用 IC的 HV 脚对 Cx

4、进行放电2，没有 HV启动脚，将启动电阻接到 X电容放电电阻中点，断电后，利用IC的 Vcc脚帮助放电，可减小 X电容两端电阻的放电功率：3，把 EMC元件后移动， AC端不放 X 电容：Vcc供电尽量小的 Vcc 限流电阻，减小损耗。一般拥有较宽的Vcc的芯片，只要 Vcc 电压在要求范围内，供电可不用限流电阻，较小的电压标测环流，如图流经 R11、R16 的静态电流。 图中两电阻 75K+7.5K，回路静态电流约 U/R=0.3mA, I2R 约 7.5mW 。 如设为 47K+4.7K，则 U/R=0.49mA, I2R 约 12.5mW 。 所以在环路允许的情况下，建议选取较大值。假负

5、载一般为了稳定环路在输出预加一定的假负载，在目前 6 级能效来说，几乎不能接受，假设一个 5V1A 的电 源预加 1KR电阻假负载，实际消耗 P=U2/R，实际上消耗 25mW 的功耗，已占 COC待机要求的 1/3。 所以要稳定，设整合适的环路才是正道。待机小结：1，从功耗上来说，极大一部份来自于高压启动回路，可以从芯片功能选择，启动取电的设计，储能与Vcc的区分来实现较低的消耗。2，线路中所有元件均存在消耗，所以，对各部份具体核算功耗，再尽可能降低。 3，选用具有突发模式的 IC，待机处于突发模式，损耗降低明显。二、效率 涉及效率，几乎包含了电源的整个系统设计，从整流到变压器转换，再到整流

6、 DC 输出所有有电流过的地 方都涉及损耗，包括 EMI 的抑制。要提升效率就是提升整个系统设计的合理性和平衡。不再大范围讲解， 主要讲述一些重点和我们容易忽略的一些细节。桥堆 桥堆的损耗是否有注意到，如下同是KBL06，有不同的 Vf：下面为 ST品牌，同参数下 Vf 要低 0.1VPdiode=Vf*Iavg input curretn 常被忽略的参数，其实一直在侵食我们的效率。输出整流二极管输出整流 D5选用更低 Vf 的二极管， CCM下需要更快的 Trr，如肖特基。Vf 直接影响损耗及发热 较低的 Vf 会有小的 Pd=Vf*Iout 如下，同品牌在同等条件下参数对比：MBRB201

7、00CT Vf： 0.95VMBR20H100CT Vf： 0.88V 损耗差 Pd=( 0.95-0.88) *Iout 当然实际使用电流下的 Vf 并不一定为上面标称值， 但两者的差别对比， 在设计效率上应尽量用更 低 Vf 整流二极管。变压器对变压器的几点要求： 1，尽量低的漏感，可降低损耗 ,设漏感为 LkpPlk=(1/2*Lkp*Ipk2)*F 在确定的 F情况下，较低的 Ipk 和 Lkp 可得到较低的漏感损耗改善方法：增加耦合面，用三明治或五明治绕线副边较粗的线从 Bobbin 两端出线，不要横跨线包到 Pin 脚，减少后面绕组的间隙，降低漏感 2，铜损、铁损平衡两方损耗，监测

8、两方面的温升，调整线匝及气隙，使温升平均 尽量绕满绕线窗，最大利用变压器功率密度合理的 EMI一般 60W 及以下产品设计合理的情况下，初级一个大感量共模，次级一个小共模可满足一般 IT 类同等的 EMI 要求 从效率和 EMI考虑上，变压器线包内屏蔽建议用 2 个铜箔分隔三明治中的初次级，如再增加屏蔽效用不高 合理处理 MOS 及二极管上的高频噪声，一般串磁珠是较高效低成本的应用 初级大电解并瓷片电容，对噪声有很好滤除作用PCB Layout于效率上的影响， PCB上大的环路线路要短，线宽，尽量小的环流面积。特别次级 DC 侧，电流要比初级大得多，线宽要控制好。 35um 2mm 宽 1A 电流走线 （露铜上锡宽度减半 ）， 达不到的地方用露铜上锡加粗或在板面上加跳线增大电流。IC 非常