计算机组成原理第4章主存储器.

1、第四章主存储器4. 1主存储器处于全机中心地位莖现代计算机中，主存储器处于全机中心地位。原因：当前计算机止在执行的程序和数据（除了暂存于CPU寄存器以外的 所有原始数，中间结果和最后结果）均存放在存储器中。CPU直接 从存储器取指令或存取数据。计算机系统中输入输出设备数量增多，数据传送速度加快，因此采 用了直接存储器访问（DMA）技术和输入输出通道技术，在存储器 与输入输出系统之间直接传送数据。共享存储器的多处理机的出现，利用存储器存放共享数据，并实现 处理机Z间的通信，加强了存储器作为全机屮心的作用。现代计算机中还设置了：辅助存储器（外存储器）：存放当前不运行的程序和数据。高速缓冲存储器Ca

2、che：解决CPU的上存储器速度的不匹配。2右4.2主存储器分类能用来作为存储器的器件和介质，除了其基本存储单元有 两个稳定的物理状态來存储二进制的信息外，还必须满足 一些技术上的要求。例如：-便于与电信号转换、便于读写、速度高、容量大和可 靠性高等。还有价格因素。 20世纪50年代至70年代：磁芯存储器 20世纪70年代至今：半导体存储器右4.2主存储器分类雹存储器的类型：随机(读写)存储器(Random Access Memory,简称RAM)在讨论计算机主存时，没有特别说明，就是指随机存储器。只读存储器(Read Only Memory,简称ROM)川编程序的只读储器(Programma

3、ble ROM,简称PROM)可擦除可编程序只读存储器(Erasable PROM,简称EPROM)川用电擦除的町编程只读存储器(Electrically EPROM,称E2PROM)上述各种存储器，除了RAM以外，即使停电，仍能保持其内容，称之为 “非易失性存器”，而RAM为“易失性存储器”。44.3主存储器的主要技术指标存储器的上要性能指标包括：主存容量、存储器存取时间和存储周期时间。计畀机叮扌址的最小信息单位是一个存储字，相邻存储地址表示相邻存储字， 这种机器称为“字可寻址”机器。个存储字包含的二进制位数成为字长。有些计算机按照字节寻址，这种机器称为“字节可寻址”计算机。指令中地址码的位

4、数决定了主存储器的町寻址的最人空间。例如，32位微型机 提供32位物理地址，只能支持对4G字肖的物理上存空间的访问。存储器的容量：以字或字节为单位來表示主存储器存储单元的总数。一般以字节计算，有K （1024字节）/M （1024K字节）/G （1024M字节）。心储器存取时间：也称访问时间，指启动一次存储器操作到操作完成的时间。 “储周期：指连续启动两次独立的存储器操作所需的的最小间隔时间。卞存储器的速度和容量得到极人提高，但具右合适价格的卞存储器能提供信息 的速度总是跟不上CPU的处理指令和数据的速度。5占4.4主存储器的基本操作主存储器用來暂存CPU正在使用的指令和数据，它和CPU的关系

5、最为密切。主 存储器和CPU的连接是由总线支持的。总线包括：数据总线DB、地址总线AB和控制总线CB。 CPU通过使用地址寄存器（AR）和数据寄存器（DR）和主存进行数据传送。 若AR为K位字K, DR为n为字长，则允许主存包含2k个可寸址单一位（字节或 字）。在个存储周期内，CPU和主存Z间通过总线进行n为数据传送。主存储器的两个基本操作：“读”和“写”。读是从存储器中取出数据，写 是将数据放入存储器。控制总线包括控制数据传送的读（read）、巧（write）和表示心储器功能完成 的（ready）控制线。64.4主存储器的基本操作读/写I 读/场ready地bl:数据主存储器CPUI AR

6、I I DR I地址总线数据总线控制总线当CPU需耍从上存“取”出个信息字时，CPU必须指定存储祭字地址，并令存储器进 彳亍“读”操作。CPU盅要把信息了的地址送到AR.经地址总线送往上存。同时，CPU应 用控制线（读写）发 个“读”请求。此后，CPU等待从主存发来的M答信号，通知 CPU竹妤 操作完成。上存通过ready线做出已答.若dy信号为1,说明存储器的内容 已经读出，并放在数拯总线上，送入DR。这时，取数操作完成。为了 “存” 一个字到主存， CPU与主存Z间采収杲步匸作方式，以Ready信号表示一次访问存储骼操作的结束。7（k 4.5读/写存储器半导体读/写存储器（即随机存储器（R

7、AM）按存储元件在运行 中能否长时间保存信息，分为：静态存储器动态存储器静态存储器利用双稳态触发器來保心信息，只要不断电，信息是 不会丢失的；-动态存储器利用MOS电容心储电荷來保信息，使用时需不断给 电容充电才能使信息保持。静态心储器集成度低，但功耗较人；动态存储器的集成度高，功 耗小，它主要用于大容量存储器。8右主存储器的逻辑组成 n mt容1000H1001H1002H1003H1004H1005H0丄0110丄0： 0 1, 0 丄丄 0 了6 0 1. 0 丄 1. 0 了6 010110百 pion oTo01011010保持丄，0 的双稳态 电路存储单元10百1 静态存储器(SR

8、AM)Metal)氧化物(Oxid)半导体(Semiconductor) 场效应晶体管，或者称是金属一绝缘体一半导体。 MOS管的开关特性： MOS管有三个极：源极S (Source)、漏极D (Drian)和栅极G (Gate).1.DUGOUT II寸，MOS管导通，忽略导通电阻，漏“源极相当短路, 相当于开关“闭合”。2当UGGVUT时，MOS管截止，漏-源极相当开路。1.静态存储器(SRAM) (1)(1)存储单元和存储器字选择线6管双稳态1位存储单元11右 1 静态存储器(SRAM) (3)字选择线121 静态存储器(SRAM) (2)1K个双稳态存储单元，用矩阵译码，每个交叉点选择

9、一个存储单元。31存储器地址A4 Ao32根列选择线共有32 X 32= 1024个交叉点1314右 1静态存储器(SRAM) (4)1KX1静态存储器框图址壽 ：32X32译盟 存储矩阵A|_码器王cs wedinDOut操作方式H X XH未选L L LH写“o”L L HH写“1”L H XDout读1 静态存储器(SRAM) (5)(2)开关特性读周期时序Adr地址对片选的建立时间tsu刚_8 / CSWEDout/CPU必须在这段时 间内取走数据片禁止到输出的传 输延迟tpLH E-DquT片选读时间tac515I1 静态存储器(SRAM) (6)右Z地址对写允许WB的建立时间tsu

10、Ari fTAdr/ /CS7最小写允许宽度tWWEWE /Dint来数据对写允许的建立时间tsuDmCPU必须在这段时 间内输出数据162动态存储器（DRAM） （1）有存储电荷：1 无存储电荷：o（1）存储单元和存储器原理髙电平写o,低电平写1读出选择线3写入选择线1写入数据线读出数据线位线 数据线字线r1_1_TCs3管存储单元（读出和写入部分分开）有存储电荷:1无存储电荷:0单管存储单元Vdd右 2.动态存储器（DRAM） （2）（1）存储单元和存储器原理单管单元的优点：线路简单，单元占用面积小，速度快。缺点：读出是破坏性的，需要“重写”；读出信号很小，要求有高 灵敏度的读出放大器。凹

11、是16KX1位动态存储器的框图，存储单元采用单管单元。地址码是14位；为了减少封装引脚数，地址码分两批（每批7位）送至存储器；行地址由行地址选通信号SXS送入，列地址由列地址选通信号磧送 入；16K位存储单元矩阵由两个64X128阵列组成。读出放大器又使相应的存储单元的存储信息自动恢复（重写）所以 读出放大器还用作再生放大器。18* 2.动态存储器(DRAM) (4)(2)再生 DRAM是通过把电荷充积到MOS管的栅极电容或专门的MOS电容 中去来实现信息存储的。为了保证存储信息不遭破坏，必须在电荷漏掉以前就进行充电，以 恢复原来的电荷，把这一充电过程称为M土，或称为对于 DRAM,再生一般应

12、在小于或等于2ms的时间内进行一次。 DRAM采用“读出”方式进行再生。而接在单元数据线上的读放是 一个再生放大器。由于DRAM每列都有自己的读放，因此，只要依次改变行地址，轮 流对存储矩阵的每一行所有单元同时进行读出，直到把所有行全部 读出一遍，就完成了对存储器的再生。192.动态存储器(DRAM) (5)(3)时序图DRAM有以下儿种工作方式：读工作方式写工作方式读改写工作方式页面工作方式再生工作方式RAS、CAS与地址Adr的相互关系(P122)20i是DRAM完成次“写”所需要的最短时间,tCWD是2动态存储器（DRAM） （6）匚罗其个周期时间。_,写工作方式（WE=O） 写工作周期

13、RASCAS、 1/l/xxxxxxxxxx/IN毅怎&不Dout不?高阻态J 2.动态存储器(DRAM) (7)读一改写工作方式读改写周期QrmwRAS、RMW、 / CASW8888KDoutk24J DRAM与SRAM的比较DRAM的优点：每片DRAM存储容量大，约是SRAM的4倍。引脚数少，封装尺寸小。 DRAM的价格比较便宜，大约只有SRAM的1/4。 DRAM所需功率大约只有SRAM的1/6。由J：以上优点，DRAM作为计算机主存储器的主耍元件得到了广泛的应 用，DRAM得存取速度和存储容量在不断改进和提高。DRAM的缺点：由于DRAM使用动态元件，速度比SRAM耍低。 DRAM需

14、要再生，浪费时间，还需要再生电路，也要用去一部分功率。 SRAM 般用作容量不大的高速存储器。254.6非易失性半导体存储器（1）前面介绍的DRAM和SRAM均为可任意读/写的随机存储器，当掉电时，所存储的内容消失，所以是易失性存储器。下面介绍的半导体存储器，即使停电，所存储的内容也不丢失。根据半导体制造工艺的不同，可分为： ROM, PROM, EPROM, E2ROM和Flash Memory26g 4.6非易失性半导体存储器（3）1 只读存储器（ROM）掩模式ROMih芯片制造商在制造时写入内容，以后只能读而不能再写 入。具基木存储原理是以元件的“佔/无”來表示该存储单元的信息（“1”或

15、“0”），可以用二极管或晶体管作为元件，显而易见，其存 储内容是不会改变的。2可编程序的只读存储器（PROM） PROM nJ |用户根据自己的需要來确定ROM中的内容，常见的熔丝式 PROM足以熔丝的通和断开來表示所存的信息为“1”或“0。刚出厂的产品，其熔丝是全部接通的。根据需耍断开某些单元的熔丝 （写入）。显而易见，断开后的熔丝是不能再接通了，因而一次性写 入的存储器。掉电后不会影响其所存储的内容。4.6非易失性半导体存储器（4）273可擦可编程序的只读存储器（EPROM）为了能修改ROM屮的内容，出现了EPROMo其原理:T VPP（+12V）II浮置栅P型基片7X28J 4.6非易失

16、性半导体存储器（5）3可擦可编程序的只读存储器（EPROM）存储1, 0的原理：品体管导通5V保存0浮栅电子阻止品体管导通294.6非易失性半导体存储器（6）4可电擦可编程序只读存储器（EWROM）E2PROM的编程序原理与EPROM相同，但擦除原理完全 不同，重复改写的次数有限制（因氧化层被磨损），一般为 10万次。其读写操作可按每个位或每个字节进行，类似SRAM, 但每字节的写入周期耍儿毫秒，比SRAM长得多。E2PROM 每个存储单元采则2个晶体管。其栅极氧化层比EPROM薄， 因此具有电擦除功能。304.6非易失性半导体存储器(7)5快擦除读写存储器(Flash Memory)其原理:

17、Flash Memory是在EPROM与E2PROM基础上发展起來的,L+VPP314.6非易失性半导体存储器Flash Memory的读笃原理：(8)Vg=12V丄 Vd=6V擦除Vg=ivivd=iv写入读出324.6非易失性半导体存储器(9)各存储器的用途存储器应用SRAMCacheDRAM计算机主存ROM固定程序，微程序控制器PROM用户自编程序，工业控制机或电器EPROM用户编写并可修改程序，产品试制阶段程序E2PROMIC卡上存储器Flash Memory固态盘、IC卡33右 4.7 DRAM的研制与发展(1)1.增强型DRAM (EDRAM)增强型DRAM (EDRAM)改进了C

18、MOS制造工艺，使晶 体管开关加速，其结果使EDRAM的存取时间和周期时间比 普通DRAM减少一半，而且在EDRAM芯片中还集成了小容 量SRAM cache o2 Cache DRAM (CDRAM)其原理与EDRAM相似，其主要差别是SRAM cache的容量 较大，且与真正的cache原理相同。在存储器直接连接处理器 的系统中，cache DRAM可取代第二级cache和主存储器(第 一级cache在处理器芯片中)。CDRAM还可川作缓冲器支持 数据块的串行传送。34 4.7 DRAM的研制与发展(2)3 EDO DRAM (EDRAM)扩充数据输出(extended data out,

19、简称EDO),它在 完成当前内存周期前即可开始下一周期的操作，囚此能 提高数据带宽或传输率。4同步 DRAM (SDRAM)典型的DRAM是界步工作的，CPU送地址和控制信号 之后，等待存储器的内部操作完成，此时CPU不能做别 的。SDRAM与CPU之间的数据传输是同步的，CPU送出地 址和控制信号后，经过已知数量的时钟后，SDRAM完成 内部操作，此期间，CPU可以做其他的工作，而不必等 待。35 4.7 DRAM的研制与发展(3)5 Rambus DRAM (RDRAM)Rambus公司研制，着重提高存储器频率带宽。RDRAM与CPU之间通过专用的RDRAM总线传 送数据，而不是常用的RA

20、S、CAS、WE、CE信 号。采用异步成组数据传输协议，开始时需要较大 的存取时间(例如48ns),以后可达500MB/S的 彳专输逮率。Rambus得到Intel公司的支持，其高档的Pentium III处理器j各采用Rambus DRAM结构。36J 4.7 DRAM的研制与发展(5)6集成随机存储器(IRAM)将整个DRAM系统集成在一个芯片内，包拒存储单元阵列、 刷新逻辑、裁决逻辑、地址分时、控制逻辑及时序等。片 内还附加有测试电路。ASIC RAM根据用户需求而设计的专用存储器芯片，它以RAM为中 心，并结合其他逻辑功能电路。例如，视频存储器(video memory)是显示专用存储

21、器， 它接收外界送来的图像信息，然后向系统提供高速串行信 息。37 4. 8半导体存储器的组成与控制半导体存储器的读写时间已小于10毫微秒，其芯片 集成度高，体积小，片内还包含有译码器和寄存器 等电路。常用的半导体存储器芯片有多字一位片和多字多位 (4位、8位)片,如16M位容量的芯片可以有 16MX 1位和4M X 4位等种类。为表达和图示，我们讨论的芯片容量远远小于实际 容量。381 存储器容量扩展(1) 1个存储器芯片的容量是有限的，它在字数或字长方面 与实际存储器的耍求都有很大差距，所以需耍在字向和 位向进行扩充才能满足需要。(1)位扩展位扩展指的是用多个存储器器件对主氐进行扩充。位扩

22、展的连接左式是将多片存储器的地址、片选、读写控制端R / W可相应并联，数据端分别引出。39(1)位扩展(1)AqA丄3CSR/W D。6640（1）位扩展（2）位扩展：1）地址的总位数不变，总存储器字容量不变。例如，芯片的地址线是A。Ay存储器的地址总线还 是A（）A|3。2）数据线的位数增加，增加的数量等于各芯片位数之 和。例如，共两个芯片，每个芯片4位，总存储器的数据总 线是8位。相当于要增加一个大楼的总人数，可以增加房间内 町居住的人数，而没有增加房间的数童.411 存储器容量扩展 （2）（2）字扩展字扩展指的是增加存储器中字的数量。静态存储器进行字扩展时，将各芯片的地址线、 数据线、

23、读写控制线相应并联，而由片选信号来 区分各芯片的地址范围。4243右（2）字扩展（2）字扩展：1）地址的总位数增加，总存储器字容量增加。字容 量增加等于各芯片字容量乘以芯片个数。例如，芯片的字容量是16K, 4个芯片，总存储器的字 容量为 4X16K=64K。2）数据线的位数不变，总存储器的数据总线位数等 于各芯片位数。例如，共4芯片，每个芯片8位，总存储器的数据总线 是8位。相当于要增加一个大楼的总人数，可以增加房间数. 而没有增加房间内的人数.1 存储器容量扩展（3）（3）字位扩展实际存储器往往需要字向和位向同时扩允O一个存储器的容量为MXN位，若使用LXK位 存储器芯片，那么，这个存储器共需要 M/L X N/K存储器芯片。D。D47【位 扩 展4546（3）字位扩展（2）字位扩展:1）地址的总位数增加，总存储器字容量增加。字容量 增加等于各芯片字容量乘以芯片组数（位扩展）。例如，芯片的字容量是16K