集成电路常用器件版图

1、1 集成电路版图设计与验证 第六章 集成电路常用器件版图 2 5.1 MOS器件常见版图画法 v1、大尺寸MOS版图布局 v大宽长比的晶体管：获得大的驱动能力。 v单管布局：栅很长，寄生电阻增加，导致晶 体管各个位置的导通不同步。 v指状交叉（finger）方式 3 v将与非门 设计成指 状构造示 例 4 5.1 MOS器件常见版图画法 v2、倒比管版图布局 v管子的宽长比小于1 v利用倒比管沟道较长，电阻较大的特点，可 以起到上拉电阻的作用。 v应用：开机清零电路。 5 5.1 MOS器件常见版图画法 v3、MOS器件的对称性 v对称意味着匹配，是模拟集成电路版图布局 重要技巧之一。 v包括

2、器件对称、布局连线对称等。 v（1）匹配器件相互靠近放置：减小工艺过程 对器件的差异。 v（2）匹配器件同方向性：不同方向的MOS 管在同一应力下载流子迁移率不同。 6 5.1 MOS器件常见版图画法 v（3）匹配器件与周围环境一致：虚设器件， 避免刻蚀程度的不同。 7 5.1 MOS器件常见版图画法 v（4）匹配器件使用同一单元：根器件法 v对于不同比例尺寸的MOS管，尽量使用同一 单元进行复制组合，这样，加工的适配几率 就会减小。 8 5.1 MOS器件常见版图画法 v（5）匹配器件共中心性：又称为四方交叉 v在运算放大器的输入差分对中，两管的宽长 比都比较大。 v采用四方交叉的布局方法，

3、使两个管子在X轴 上产生的工艺梯度影响和Y轴上的工艺梯度影 响都会相互抵消。 v将M1和M2分别分成两个宽度为原来宽度一 半的MOS管，沿对角线放置后并联。 9 5.1 MOS器件常见版图画法 10 5.2 电阻常见版图画法 v无源电阻：采用对半导体进行掺杂的方式制 作的电阻。（本次课只介绍无源电阻） v有源电阻：利用晶体管的不同工作区表现出 来的不同电阻特性来做电阻。 v1、电阻的分类 v掺杂半导体电阻：扩散电阻和例子注入电阻 v薄膜电阻：多晶硅薄膜电阻和合金薄膜电阻 11 5.2 电阻常见版图画法 v（1）离子注入电阻 v采用离子注入方式对半导体掺杂而得到的电 阻。 v可以精确控制掺杂浓度

4、和深度，阻值容易控 制且精度很高。分为P+型和N+型电阻。 v（2）多晶硅薄膜电阻 v掺杂多晶硅薄膜电阻的放开电阻较大，是集 成电路中最常用到的一种电阻。 12 5.2 电阻常见版图画法 v2、电阻的版图设计 v（1）简单的电阻版图 v电阻的阻值 v电阻的阻值=电阻的方块数方块电阻。 v这种阻值计算比较粗糙，没有计入接触孔电阻 和头区电阻。 R W L R d d 13 5.2 电阻常见版图画法 v（2）高阻值第精度电阻版图 v对上拉电阻和下拉电阻：对电阻阻值以及匹 配要求不是太高，只需要高阻值。 v狗骨型或折弯型 v图7.11 14 5.2 电阻常见版图画法 v（3）高精度电阻版图设计方法之

5、一：虚设器 件 v对电阻精度及匹配要求较高的电路：基准电 路；运算放大器的无源负载。 v首选多晶硅电阻。 v虚设器件（Dummy Device） 15 5.2 电阻常见版图画法 v在需要匹配的器件两侧或周围增加虚设器件， 防止边上的器件被过多的可是，引起不匹配。 v对于既有精度要求，又有匹配要求的电阻， 可以将这两个电阻交互排列放置。图7.16 16 5.2 电阻常见版图画法 v（3）高精度电阻版图设计方法之二：电阻单 元的复用 v与MOS管类似，电阻也最好使用某一单元进 行利用，通常选取一段宽度长度合适，受工 艺影响、温度影响总体性能较优的一段电阻 作为通用电阻，然后通过串联、并联，获得 其

6、他阻值的电阻。图7.17 17 5.2 电阻常见版图画法 18 5.2 电阻常见版图画法 19 5.2 电阻常见版图画法 20 5.2 电阻常见版图画法 v对于无法使用串、并联关系来构建的电阻， 可以在单元电阻内部取部分进行构建。 v图7.18的实现方式。 21 电阻匹配设计总结 v（1）采用同一材料来制作匹配电阻 v（2）匹配电阻的宽度要相同，且要足够宽。 v（3）匹配的电阻要紧密靠近 v（4）在匹配电阻阵列的两端要放置Dummy 电阻。 v（5）不要使用较短的电阻区块，一般的方块 数为5个，高精度多晶硅电阻总长度至少为50 微米。 22 5.3 电容版图设计 v集成电路中的电容存在很多，有

7、专门设计的 电容，也有寄生电容。 v如相邻两层金属重叠会形成电容 vMOS管的栅和沟道之间会形成电容 v1、电容的分类 vMOS管电容、多晶硅-N阱电容、精度较高的 多晶硅-多晶硅电容（PIP）以及金属-金属电 容（MIM） 23 5.3 电容版图设计 v（1）MOS电容 v通常在滤波电路中使用，精度不高，误差可 达20%左右。 v将MOS管的源和漏接在一起，作为一个极板， 栅作为一个极板。 vMOS管工作在积累区。 v栅氧化层较薄，因此电容较大。 24 5.3 电容版图设计 v（2）阱电容 v多晶硅和阱之间形成电容 v下极板与衬底之间存在寄生电容，精度不高。 v（3）PIP电容 v多晶硅-二

8、氧化硅-多晶硅结构 v可以通过控制氧化层的质量和厚度，精确控制 电容值。 v做在场氧区，电容值较小。 25 5.3 电容版图设计 v（4）MIM电容 v金属层之间距离较大，因此电容较小。 v减小电容面积、提高电容值：叠层金属电容 器，即将多层金属平板垂直的堆叠在一起， 将奇数层和偶数层金属分别连在一起，形成 两个梳状结构的交叉。图7.21 vPIP和MIM电容由于下极板与衬底距离较远， 寄生电容较小，精度较好。 26 5.3 电容版图设计 v2、电容版图设计 v一般电路对电容精度要求不高，因此通常电 容是最后设计的。 v图7.22，“比例电容版图”：两个电容进行 匹配。将较小的电容放置中心位置

9、，以保证 周围环境一致性。 27 5.4 二极管版图 v集成电路中普遍存在二极管。 vpsub-nwell二极管：P型衬底和N阱之间存在 二极管。为了保证所有的二极管反偏，需要 将衬底接低电位，N阱接高电位。 vSp-nwell二极管：N阱和N阱中的P+扩散区形 成的二极管。 28 5.4 二极管版图 v利用二极管的反向击穿效应，可以用来做芯片 的ESD（Elctro-Static Discharge，静电释放） 保护。 v二极管的反向击穿电压一般在68V，因此当 使用ESD时，下一级的最大电压也被嵌位在反 向击穿电压。 v图7.26：梳状二极管。 v用作ESD的二极管的面积较大，且画成环形结

10、 构。 29 5.5 保护环版图 v保护环（guard ring）是有N+型的接触孔或 P+型的接触孔转成环状，将所包围的器件与 环外的器件隔离开来，所以叫做保护环。 v保护环的作用：隔离噪声，保护敏感电路不 受外界干扰；防止闩锁效应。 30 5.5 保护环版图 v1、隔离噪声 v模拟电路的噪声一般来自衬底，噪声源会对 敏感电路造成影响。 v图7.27：通过P+接触孔吸收来自衬底的噪声。 31 5.5 保护环版图 v2、防止闩锁效应 v闩锁效应是由CMOS工艺中的计生效应引起 的，对电路可靠性非常重要，一旦发生闩锁， 不仅电路无法正常工作，还会因大电流引起 芯片过热，造成物理破坏。 v图7.2

11、9：寄生效应电路。 v图7.30：多数载流子保护环，吸收外来的多 数载流子，避免寄生三极管的发射极被正偏。 32 5.6 焊盘版图 v焊盘（pad）集成电路与外接环境之间的接口。 v除了压焊块之外，焊盘还具有输入保护、内 外隔离、对外驱动等接口功能。 v通常由最上层两层金属重叠而成。 v图7.31，7.32 33 I/0 PAD 输入输出单元（补充）输入输出单元（补充） v承担输入、输出信号接口的I/O单元就不仅仅是压焊 块，而是具有一定功能的功能块。这些功能块担负 着对外的驱动，内外的隔离、输入保护或其他接口 功能。 v这些单元的一个共同之处是都有压焊块，用于连接 芯片与封装管座。为防止在后

12、道划片工艺中损伤芯 片，通常要求I/O PAD的外边界距划片位置100m 左右。 34 I/0 PAD 输入输出单元（补充）输入输出单元（补充） v任何一种设计技术的版图结构都需要焊盘 输入/输出单元（I/OPAD）。不论门阵 列、标准单元结构还是积木块结构，它们 的I/OPAD都是以标准单元的结构形式 出现，这些I/O PAD通常具有等高不等宽 的外部形状，各单元的电源、地线的宽度 和相对位置是统一的。 35 输入单元输入单元 输入单元主要承担对内部电路的保 护，一般认为外部信号的驱动能力足 够大，输入单元不必具备再驱动功能。 因此，输入单元的结构主要是输入保 护电路。 36 输入单元版图

13、双二极管、电阻电路 单二极管、电阻电路 37 输入单元 v从版图可以看到，这样的一个简单电路，其 版图形式比我们在前面看到的门阵列版图复 杂了许多。这样的版图设计不仅仅是考虑了 电路所要完成的功能，而且充分地考虑了接 口电路将面对的复杂的外部情况，考虑了在 器件物理结构中所包含的寄生效应。 v希望通过这样的输入电路，使集成电路内部 得到一个稳定、有效的信号，阻止外部干扰 信号进入内部逻辑。 38 输出单元输出单元 v输出单元的主要任务是提供一定的驱 动能力，防止内部逻辑过负荷而损坏。 另一方面，输出单元还承担了一定的 逻辑功能，单元具有一定的可操作性。 与输入电路相比，输出单元的电路形 式比较

14、多。 39 （1 1）反相输出）反相输出 I/OI/OPADPAD 顾名思义，反相输出就是内部信号经反相 后输出。这个反相器除了完成反相的功能外， 另一个主要作用是提供一定的驱动能力。 40 （1 1）反相输出）反相输出 I/OI/OPADPAD v为防止触发CMOS 结构的寄生可控硅效应烧 毁电路，该版图采用了P+隔离环结构，并在 隔离环中设计了良好的电源、地接触。 v因为MOS 管的宽长比比较大，版图采用了多 栅并联结构，源漏区的金属引线设计成叉指 状结构，电路中的NMOS 管和PMOS 管实际 是由多管并联构成，采用了共用源区和共用 漏区结构。 41 （1 1）反相输出）反相输出 I/O

15、I/OPADPAD v考虑到电子迁移率比空穴约大2.5 倍，所以， PMOS 管的尺寸比NMOS 管大，这样可使倒 相器的输出波形对称。 v下图是将金属铝引线去除后的版图形式，通 过这个图可以清楚的看到器件的并联结构和 重掺杂隔离环的结构。 42 （1 1）反相输出）反相输出 I/OI/OPADPAD 43 5.7 电源和地线版图 v图7.33：电源和地线布局。 v内部电路完全设计完毕后，最后开始布焊盘 的电源和地线。 vVDD和VSS处于对角线位置，最外一圈是 VSS线，较里一圈是VDD线，输入输出PAD 位于它们之间。 44 5.8 连线 v多晶硅：电阻率较大，可以作为数字电路门 内部连线

16、，或者在小模块内作为近距离连线。 v金属AL：既可以在小模块内部使用，也可以 作为模块间的连线。 v1、金属线的宽度：要考虑工艺允许的最大电 流密度，防止流过金属的电流过大。 v合并单元后，金属线加宽，可以使用多层金 属重叠。 45 5.8 连线 v2、金属布线 v为防止寄生效应，相邻两层金属应交叉布线。 v金属折线一般不要走小于900的折线。建议取 1350的折线。 v3、片内电源和地线 v将所有的PMOS管放在一起，共用电源线； 所有的NMOS管放在一起，共用地线。 46 5.8 连线 v相邻两行的数字电路共用一个电源或地线， 这样电源和地线就形成了叉指布线的方式。 v图7.35 47 5

17、.9 静电保护 v多数多数CMOS集成电路的输入端是直接接到栅上。而集成电路的输入端是直接接到栅上。而 悬浮的输入端很容易受到较高感应电位的影响。人悬浮的输入端很容易受到较高感应电位的影响。人 体的静电模型可以简化成对地的体的静电模型可以简化成对地的100 PF电容串联一电容串联一 个个1.5 k的电阻，在干燥气氛下的电阻，在干燥气氛下 可能在可能在100 PF上上 感应出较高的静电电位，感应出较高的静电电位， 由于存储的能量与电位的由于存储的能量与电位的 平方成正比，所以存储在人体等效电容中的能量很平方成正比，所以存储在人体等效电容中的能量很 大，约大，约0.2毫焦耳。较高的静电电位和较高的

18、能量会毫焦耳。较高的静电电位和较高的能量会 引起引起CMOS电路的静电失效。电路的静电失效。 48 ESD（Electrostatic discharge） v静电放电静电放电(ESD)引起的失效的原因主要有两引起的失效的原因主要有两 种：一种是电流过大而引起的种：一种是电流过大而引起的热失效热失效；一种；一种 是由于过大的电压直接引起栅氧化层的击穿，是由于过大的电压直接引起栅氧化层的击穿， 或者说是或者说是电失效电失效。热失效是由于局部电流集。热失效是由于局部电流集 中而形成较大的热量，使器件局部金属互连中而形成较大的热量，使器件局部金属互连 线熔化或芯片出现热斑。从而引起二次击穿。线熔化或芯片出现热斑。从而引起二次击穿。 电失效是由于保护不当使较大的电压直接电失效是由于保护不当使较大的电压直接 加到脆弱的薄氧化层上，引起介质击穿或表加到脆弱的薄